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    重庆时时彩什么时候开售: 对多个可编程逻辑器件进行在线加载的方法和装置.pdf

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    可编程 逻辑 器件 进行 在线 加载 方法 装置
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    摘要
    申请专利号:

    CN03142591.7

    申请日:

    2003.06.13

    公开号:

    CN1514377A

    公开日:

    2004.07.21

    当前法律状态:

    终止

    有效性:

    无权

    法律详情: 未缴年费专利权终止IPC(主分类):G06F 13/00申请日:20030613授权公告日:20081210终止日期:20150613|||专利权的转移IPC(主分类):G06F 13/00变更事项:专利权人变更前权利人:UT斯达康(中国)有限公司变更后权利人:UT斯达康通讯有限公司变更事项:地址变更前权利人:100027 北京市东四十条万泰北海大厦B座11层变更后权利人:310053 浙江省杭州市滨江区春波路1576号乐通科技园3号楼登记生效日:20121218|||授权|||实质审查的生效|||公开
    IPC分类号: G06F13/00 主分类号: G06F13/00
    申请人: UT斯达康(中国)有限公司;
    发明人: 魏昊
    地址: 100027北京市东四十条万泰北海大厦B座11层
    优先权:
    专利代理机构: 中国国际贸易促进委员会专利商标事务所 代理人: 付建军
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    法律状态
    申请(专利)号:

    CN03142591.7

    授权公告号:

    ||||||100442254||||||

    法律状态公告日:

    2016.08.03|||2013.01.16|||2008.12.10|||2004.11.17|||2004.07.21

    法律状态类型:

    专利权的终止|||专利申请权、专利权的转移|||授权|||实质审查的生效|||公开

    摘要

    本发明公开了一种通过扩展IO的方法来对多个PLD进行在线加载的方法和装置,对一个PLD也适用。该在线加载的装置包括一个控制器,多个可被加载的可编程逻辑器件,以及一个扩展寄存器组,所述寄存器组连接在控制器和多个可编程逻辑器件之间。这种装置可以避免对CPU管脚的额外需求,同时由于寄存器可以保持数据因此可以避免管脚复用带来的软件互斥问题。该方法简单灵活,可以降低系统复杂度提供稳定性。

    权利要求书

    1: 对多个可编程逻辑器件进行在线加载的装置,包括一个控制 器,多个可被加载的可编程逻辑器件,其特征在于还包括一个 扩展寄存器组,所述寄存器组连接在控制器和多个可编程逻辑 器件之间。
    2: 如权利要求1所述的装置,其特征在于所述的寄存器组中的寄 存器被分成两类,一类是只读,另一类可读写,并且将只读寄 存器中的位与可编程逻辑器件的表示加载完成的信号输出端相 连,其可读写寄存器中的位与可编程逻辑器件中的其它与加载 有关的信号端相连。
    3: 如权利要求1所述的装置,其特征在于所述的寄存器组包括4 个寄存器,第一个寄存器的各位分别与可编程逻辑器件的时钟 端相连,第二寄存器的各位分别与可编程逻辑器件的表示加载 完成的信号端相连,第三个寄存器的各位分别与可编程逻辑器 件的数据输入端相连,第四个寄存器的各位分别与可编程逻辑 器件的加载控制端相连。
    4: 如权利要求1或2所述的装置,其特征在于所述的寄存器组包 括2个寄存器,所述可编程逻辑器件的个数是两个,其中第一 个寄存器中有两位分别与可编程逻辑器件的时钟端相连,有两 位分别与可编程逻辑器件的数据输入端相连,有两位分别与可 编程逻辑器件的加载控制端相连,第二寄存器中有两位分别与 可编程逻辑器件的表示加载完成的信号端相连。
    5: 一种可编程逻辑器件在线加载装置中的在线加载方法,所述的 在线加载装置包括一个控制器,多个可被加载的可编程逻辑器 件,以及一个扩展寄存器组,所述寄存器组连接在控制器和多 个可编程逻辑器件之间,所述的方法包括步骤:控制器根据 加载文件,向相应扩展寄存器组中的寄存器写入相应数据;寄 存器输出信号控制可编程逻辑器件的相应管脚变高变低产生所 需波形,完成加载。
    6: 如权利要求5所述的方法,其特征在于所述的方法进一步包括 步骤: 1)用控制器读入某个可编程逻辑器件的bit文件; 2)通过控制器向寄存器组中与该可编程器件的清除信号对 应的位进行预定形式的写入,形成可编程逻辑器件的清 除信号; 3)读取寄存器组中与该可编程器件的清除完成信号对应的 位的值并根据该值判断出清除已经完成; i.从所述bit文件的串行数据流中读入一个bit; ii.控制器向寄存器组中与可编程逻辑器件的时钟信号对 应的位写入第一值,形成时钟信号CCLK的第一沿; iii.控制器向寄存器组中与该可编程逻辑器件的数据输入 端对应的位写入所读入的bit; iv.控制器向寄存器组中与该可编程寄存器的时钟信号对 应的位写入第二值产生时钟信号的第二沿; v.重复(i)-(iv),直到文件全部读完; 4)读取寄存器组中与该可编程寄存器的表示加载完成的位 的值,看是否变成表示加载完成的值;若是,则加载成 功。
    7: 如权利要求5所述的方法,其特征在于所述的方法进一步包括 步骤: 1)用控制器读入多个可编程逻辑器件的bit文件; 2)通过控制器向寄存器组中分别与所述多个可编程器件的 清除信号对应的位进行预定形式的写入,分别形成所述 多个可编程逻辑器件的清除信号; 3)读取寄存器组中分别与所述多个可编程逻辑器件的清除 完成信号对应的位的值并根据这些值判断出所述多个可 编程逻辑清除已经完成; i.从所述多个bit文件的串行数据流中各读入一个bit; ii.控制器向寄存器组中与所述多个可编程逻辑器件的时 钟信号对应的位写入第一值,形成时钟信号CCLK的 第一沿; iii.控制器向寄存器组中与所述多个可编程逻辑器件的数 据输入端对应的位分别写入所读入的bit; iv.控制器分别向寄存器组中与所述多个可编程寄存器的 时钟信号对应的位写入第二值产生时钟信号的第二 沿; v.重复(i)-(iv),直到文件全部读完,在这期间先读 完的文件则先退出写入; 读取寄存器组中与所述多个可编程寄存器的表示加载完成的位的 值,看是否变成表示加载完成的值;若是,则表示相应的可编程逻辑器 件加载成功。

    说明书


    对多个可编程逻辑器件进行在线加载的方法和装置

        【技术领域】

        本发明涉及电子设备领域,尤其涉及一种对多个可编程逻辑器件(PLD,Programmable?Logic?Device)进行在线加载装置和方法。

        背景技术

        PLD广泛应用于电子设备中??梢酝ü齁TAG(联合测试行动小组,Joint?Test?Action?Group)对其进行在线加载,或者其他途径进行在线加载。一般采用CPU(Central?Processing?Unit)或者控制芯片的IO脚产生波形的方法实现在线加载,每个PLD至少需要4个脚。如果有n个PLD需要同一个CPU加载,那么CPU至少需要提供4×n个IO管脚或者通过管脚的复用来给多个PLD进行加载。

        如果PLD数量很多,则该方法几乎不可行。

        本发明的方法,不需要使用CPU的额外IO管脚,且可以避免通过管脚复用带来的互斥问题。

        【发明内容】

        针对现有技术中的缺陷,本发明的目的在于提供一种不需要消耗CPU额外IO管脚可以对多个PLD进行在线加载的方法。

        根据本发明的一个方面,提供了一种对多个可编程逻辑器件进行在线加载的装置,该加载装置包括一个控制器,多个可被加载的可编程逻辑器件,以及一个扩展寄存器组,所述寄存器组连接在控制器和多个可编程逻辑器件之间。

        根据本发明的另一个方面,提供了一种可编程逻辑器件在线加载装置中的在线加载方法,所述的在线加载装置包括一个控制器,多个可被加载的可编程逻辑器件,以及一个扩展寄存器组,所述寄存器组连接在控制器和多个可编程逻辑器件之间,所述的方法包括步骤:

        (1)控制器根据加载文件,向相应扩展寄存器组中的寄存器写入相应数据;

        (2)寄存器输出信号控制可编程逻辑器件的相应管脚变高变低产生所需波形,完成加载。

        本发明的基本构思在于,通过CPU对外部寄存器地操作,使PLD的相应管脚产生相应波形完成加载。

        在本发明中,没有额外占用CPU的IO管脚,且不受PLD数量的限制,同时由于软件控制产生波形,因而灵活性大大提高。

        【附图说明】

        图1是根据本发明一种实施方式的加载装置的原理图;以及

        图2是根据本发明的一种实施方式的加载过程的波形图。

        【具体实施方式】

        图1是根据本发明一种实施方式的加载装置的原理图。如图1所示,在一个电子设备中包括一个控制器CPU,一个扩展寄存器组CPLD(复杂可编程逻辑器件,Complex?Programmable?Logic?Device),以及8个PLD(图中以XILINX公司的FPGA举例)。显然该电子设备还包括其它器件或装置,但由于它们与本发明无关,所以略去。如图1所示,CPU通过地址、数据、控制总线与扩展寄存器组连接,寄存器的输入输出与对应FPGA的相应管脚连接。其中CPU通过地址总线、数据总线、片选、读写等常规接口完成对扩展寄存器组CPLD的寄存器的访问;扩展寄存器组CPLD将CPU写入的内容通过本发明的方法送到扩展寄存器组CPLD的IO管脚上,这些输出管脚连到FPGA的加载管脚。在本优选实施方式中,用复杂可编程器件CPLD来实现可扩展寄存器组,并且FPGA使用PS(Passive?Serial)模式加载,复杂可编程器件的输出IO连到FPGA的时钟管脚CCLK、数据输入管脚DIN、编程设定管脚/PROG;FPGA的DONE管脚接到扩展寄存器组的输入IO上。如果以包括4个寄存器的扩展寄存器组为例,可以将寄存器分配如下:寄存器地址类型位名称描述0x00只读?0?DONE_FPGA1第一片FPGA加载完成?1?DONE_FPGA2第二片FPGA加载完成?2?DONE_FPGA3第三片FPGA加载完成?3?DONE_FPGA4第四片FPGA加载完成?4?DONE_FPGA5第五片FPGA加载完成?5?DONE_FPGA6第六片FPGA加载完成?6?DONE_FPGA7第七片FPGA加载完成?7?DONE_FPGA8第八片FPGA加载完成0x01读写?0?CCLK_FPGA1第一片FPGA的CCLK?1?CCLK_FPGA2第二片FPGA的CCLK?2?CCLK_FPGA3第三片FPGA的CCLK?3?CCLK_FPGA4第四片FPGA的CCLK?4?CCLK_FPGA5第五片FPGA的CCLK?5?CCLK_FPGA6第六片FPGA的CCLK?6?CCLK_FPGA7第七片FPGA的CCLK?7?CCLK_FPGA8第八片FPGA的CCLK?0x02读写?0?DIN_FPGA1第一片FPGA的DIN?1?DIN_FPGA2第二片FPGA的DIN?2?DIN_FPGA3第三片FPGA的DIN?3?DIN_FPGA4第四片FPGA的DIN?4?DIN_FPGA5第五片FPGA的DIN?5?DIN_FPGA6第六片FPGA的DIN?6?DIN_FPGA7第七片FPGA的DIN?7?DIN_FPGA8第八片FPGA的DIN?0x03读写?0?/PROG_FPGA1第一片FPGA的/PROG?1?/PROG_FPGA2第二片FPGA的/PROG?2?/PROG_FPGA3第三片FPGA的/PROG?3?/PROG_FPGA4第四片FPGA的/PROG?4?/PROG_FPGA5第五片FPGA的/PROG?5?/PROG_FPGA6第六片FPGA的/PROG?6?/PROG_FPGA7第七片FPGA的/PROG?7?/PROG_FPGA8第八片FPGA的/PROG

        其中地址表示寄存器的地址,类型表示对寄存器读写类型的设定,位表示每个寄存器的各个位,名称体现了与相应FPGA的管脚的连接方式,描述部分对管脚的功能进行了说明。

        图2是根据本发明的一种实施方式的加载过程的波形图。下面举例描述用图1所示的装置对FPGA进行加载的过程。

        假设对第x片(x取值1到8)FPGA进行加载。

        1通过CPU一个存储装置(未示出)中读入第x片FPGA的bit文件;

        2通过CPU向0x03寄存器的第(x-1)位写入0并且随后写入1,形成/program时序,表示要清除FPGA;

        3通过判断0x00寄存器的第(x-1)位变成0来判断出清除已经完成;

        (1)从bit文件的串行数据流中读入一个bit;

        (2)通过CPU向0x01寄存器的第(x-1)位写入0,形成时钟信号CCLK的下降沿;

        (3)通过CPU向0x02寄存器的第(x-1)位写入所读入的bit,时序波形如DIN所示;

        (4)再向0x01寄存器的第(x-1)位写入1产生CCLK时钟上沿;

        (5)重复(1)-(4),直到文件全部读完;

        4读取0x00寄存器的第(x-1)位,看是否变成1;若为1则加载成功。

        以上针对附图1和2描述了本发明的一种优选实施方式。在本发明的另一个优选实施方式中,还可以对多个PLD并行写入,从而大大提高写入效率。并行写入的方法包括如下步骤(以同时写入两片举例说明):假设要对第x,y片FPGA进行加载。

        1通过CPU一个存储装置(未示出)中分别读入第x,y片FPGA的xbit和ybit文件;

        2通过CPU向0x03寄存器的第(x-1),(y-1)位写入0并且随后写入1,形成/program时序,表示要清除FPGA;

        3通过判断0x00寄存器的第(x-1),(y-1)位都已经变成0来判断出清除已经完成;

        (1)分别从xbit文件和ybit文件的串行数据流中读入一个xbit和一个ybit;

        (2)判断xbit文件和ybit文件中的任一个是否已经结束,如果结束,则设相应标志位ENDX或ENDY为1。

        (3)通过CPU分别向0x01寄存器的第(x-1)位和第(y-1)位写入0+ENDX和0+ENDY,形成时钟信号CCLK的下降沿;

        (4)通过CPU向0x02寄存器的第(x-1)位和第(y-1)位写入所读入的xbit和ybit,时序波形分别如DIN所示;

        (5)再向0x01寄存器的第(x-1)位和第(y-1)位分别写入1+ENDX和1+ENDY产生CCLK时钟上沿;

        (6)重复(1)-(5),直到两个文件全部读完;4读取0x00寄存器的第(x-1)位和第(y-1)位,看是否变成1;若为1则表示相应PLD加载成功。

        本领域的普通技术人员显然可以对具体的实施细节进行改变来进行并行加载。

        根据本发明的进一步教导,还可以通过将同一个寄存器的不同位与相同PLD的不同写入相关管脚连接来降低对CPU的地址占用。例如,如果只需要对两个PLD进行写入,那么用图1的装置将会占用4个CPU的地址,而且对寄存器的浪费也大。根据一个优选实施方式的教导,可以只采用两个寄存器,其连接方式可以如下:寄存器地址类型???位????名称????描述?0x00只读????0????DONE_FPGA1????第一片FPGA加载完成????1????DONE_FPGA2????第二片FPGA加载完成????2??????????????3??????????????4??????????????5??????????????6??????????????7???????????0x01读写????0????CCLK_FPGA1????第一片FPGA的CCLK????1????DIN_FPGA1????第一片FPGA的DIN????2????/PROG_FPGA1????第一片FPGA的/PROG????3????CCLK_FPGA2????第二片FPGA的CCLK????4????DIN_FPGA2????第二片FPGA的DIN????5????/PROG_FPGA2????第二片FPGA的/PROG????6??????????????7??????????

        用以上连接方式,也完全可以完成对两片的写入。至于如何在这种连接方式下产生适当的写入时序,对本领域的普通技术人员应该是显而易见的,这里不再详细描述。并且对于各管脚的分配,本领域的普通技术人员也可以很容易进行改变。

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