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    重庆时时彩介绍: 半导体集成电路设备和在该设备中检测延迟误差的方法.pdf

    关 键 词:
    半导体 集成电路 设备 检测 延迟 误差 方法
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    摘要
    申请专利号:

    CN200310119877.4

    申请日:

    2003.12.08

    公开号:

    CN1507049A

    公开日:

    2004.06.23

    当前法律状态:

    终止

    有效性:

    无权

    法律详情: 未缴年费专利权终止IPC(主分类):H01L 27/00申请日:20031208授权公告日:20060906终止日期:20151208|||专利权的转移IPC(主分类):H01L 27/00变更事项:专利权人变更前权利人:尔必达存储器株式会社变更后权利人:PS4拉斯口有限责任公司变更事项:地址变更前权利人:日本东京变更后权利人:卢森堡卢森堡市登记生效日:20130828|||授权|||实质审查的生效|||公开
    IPC分类号: H01L27/00; G06F13/00 主分类号: H01L27/00; G06F13/00
    申请人: 尔必达存储器株式会社
    发明人: 荒井实成
    地址: 日本东京
    优先权: 2002.12.06 JP 354993/2002
    专利代理机构: 中原信达知识产权代理有限责任公司 代理人: 陆弋;钟强
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    法律状态
    申请(专利)号:

    CN200310119877.4

    授权公告号:

    ||||||1274021||||||

    法律状态公告日:

    2017.01.25|||2013.09.18|||2006.09.06|||2004.09.01|||2004.06.23

    法律状态类型:

    专利权的终止|||专利申请权、专利权的转移|||授权|||实质审查的生效|||公开

    摘要

    一包含(a)一实际输入电路(03A、04A),(b)一实际输出电路(05A、06A),(c)一具有和实际输入电路相同的特性的复制输入电路(12A),(d)一具有和实际输出电路相同的特性的复制输出电路(11A),(e)一依据外部触发器进行操作的振荡电路(15A),以及(f)一把从振荡电路中传送过来并且通过实际输入电路和实际输出电路的信号,和从振荡电路中传送过来并且通过复制输入电路和复制输出电路进行比较以检测在实际输入和输出电路和复制输入和输出电路之间的延迟误差的半导体集成电路设备,其中依据由偏离比较电路检测到的延迟误差补偿在复制输入和输出电路中的延迟。

    权利要求书

    1: 一个半导体集成电路设备,包含: (a)一实际输入电路; (b)一实际输出电路; (c)具有和所述实际输入电路的特性相同的复制输入电路; (d)具有和所述实际输出电路的特性相同的复制输出电路; (e)一依据外部触发器进行操作的振荡电路;以及 (f)一偏离比较电路,其把从所述振荡电路中传送过来并且通过所 述实际输出电路的信号和从所述振荡电路中传送过来并且通过所述复 制输出电路的信号进行比较,以检测在所述实际输出电路和所述复制 输出电路之间的延迟误差, 其中依据由所述偏离比较电路检测到的所述延迟误差补偿在所述 复制输出电路中的延迟。
    2: 如权利要求1所述的半导体集成电路设备,其中所述偏离比 较电路把从所述振荡电路中传送过来并且通过所述实际输入电路和所 述实际输出电路的信号和从所述振荡电路中传送过来并且通过所述复 制输入电路和所述复制输出电路的信号进行比较,以检测在所述实际 输入和输出电路和所述复制输入和输出电路之间的延迟误差, 其中依据由所述偏离比较电路检测到的所述延迟误差补偿在所述 复制输入和输出电路中的延迟。
    3: 在一包含(a)一实际输入电路,(b)一实际输出电路,(c) 一具有和所述实际输入电路相同的特性的复制输入电路,以及(d) 一具有和所述实际输出电路相同的特性的复制输出电路的半导体集成 电路设备中, 一种检测在所述实际输入和输出电路和所述复制输入和输出电路 之间的延迟误差的方法,包含步骤: (a)传输一基准信号; (b)使所述基准信号通过所述实际输出电路; (c)使所述基准信号通过所述复制输出电路;以及 (d)把在所述步骤(b)中的所述基准信号和在所述步骤(c)中的 所述基准信号进行比较,以检测在所述实际输出电路和所述复制输出 电路之间的延迟误差。
    4: 如权利要求3所述的方法,其中:在所述步骤(b)中使所述 基准信号通过所述实际输入和输出电路,以及在所述步骤(c)中使 所述基准信号通过所述复制输入和输出电路。

    说明书


    半导体集成电路设备和在该设备中检测延迟误差的方法

        【技术领域】

        本发明涉及包括一个实际电路和它的复制电路的半导体集成电路设备,而且尤其涉及这样一个能够检测在实际电路和复制电路之间的延迟误差并且为检测到的延迟误差进行补偿的半导体集成电路设备。

        背景技术

        通常,包含诸如DLL(延迟锁定环)或者PLL(锁相环路)的延迟和相位同步电路以便控制输入和输出时序的相位的半导体集成电路设备设计为进一步包含输出和输入电路的复制电路用于控制延迟或者相位。

        例如,日本专利申请公开2001-126474已经建议了这样一个半导体集成电路设备。

        图1是一个包含具有复制输入电路和复制输出电路的延迟和相位同步电路的传统半导体集成电路设备的框图。

        说明的半导体集成电路设备包含:数据输入到其中而且从中输出数据和信号101的第一焊盘01K,数据输入到其中而且从中输出数据和信号102第二焊盘02K,第一输入电路03K,第二输入电路04K,第一输出电路05K,第二输出电路06K,以及延迟和相位同步电路09K。

        第一输入电路03K接收信号VREF作为基准电平信号,放大从第一焊盘01K输出地信号101,并且输出因此放大的信号作为信号DIN1。

        第二输入电路04K接收信号VREF作为基准电平信号,放大从第二焊盘02K输出的信号102,并且输出因此放大的信号作为信号DIN2。

        第一输出电路05K接收信号OE和DATA1作为输出使能信号,并且输出信号OUT1作为信号101到第一焊盘01K。

        第二输出电路06K接收信号OE和DATA2作为输出使能信号,并且输出信号OUT2作为信号102到第二焊盘02K。

        延迟和相位同步电路09K包含复制输出电路07K和复制输入电路08K。

        复制输出电路07K接收信号DCLK,并且输出信号ROD。

        复制输入电路08K接收信号VREF作为基准电平信号,放大从复制输出电路07K输出的信号ROD,并且输出信号REPD。

        输入到第一输出电路05K中的信号DATA1和输入到第二输出电路06K中的信号DATA2是由延迟和相位同步信号09K延迟或者和一个具有同步相位的信号同步的信号。

        图2是复制输出电路07K的电路图,其由诸如反相器缓存器等等的延迟设备组成,而且提供一个和在实际电路路径中检测到的延迟相同的延迟。复制输入电路08K具有和复制输出电路07K相同的结构。

        在图2中说明的复制输出电路07K包含:接收信号RIN和输出信号RID1第一缓存器01L,接收从第一缓存器01L中传送过来的信号RID1并且输出信号RID2的第二缓存器02L,接收从第二缓存器02L中传送过来的信号RID2并且输出信号RID3的第三缓存器03L,以及接收从第三缓存器03L中传送过来的信号RID3并且输出信号ROUT的第四缓存器04L。

        复制输出电路07K和复制输入电路08K必需具有和用于完成延迟和相位同步的实际电路中的那些相同的特性。如果在复制电路和实际电路之间的特性不是相互相同,则数据输出位置将会偏离。

        然而,由于在布局、电源、扩散条件等等中的差别,在复制电路和实际电路之间产生误差实际上是不可避免的。

        日本专利申请公开10-320976已经建议了一种在半导体设备中调整存取时间的方法,其中将依据频率和接口的测量结果调整被包含在一个伪电路中的伪负载电路的负载。具体地说,依据输出数据的频率,把伪负载电路的负载减少一个对应于存取时间变量的最大变化一半的程度。

        日本专利申请公开2000-163999已经建议了一种自我计时控制电路,其包含一个具有电可调电容器负载的可调伪负载而不是一个具有固定电容器负载的伪负载。因此,有可能在测试设备圆片的步骤中优化可调伪负载的电容器负载。

        【发明内容】

        鉴于在传统半导体集成电路设备中的上述问题,本发明的一个目的是提供这样一种半导体集成电路设备,其能够补偿在复制电路和实际电路之间产生的延迟误差。

        本发明的还有一个目的是提供一种检测在半导体集成电路设备中的实际电路和复制电路之间的延迟误差的方法。

        在本发明的一个方面中,提供了一种半导体集成电路设备,其包含:(a)一个实际输入电路,(b)一个实际输出电路,(c)一个具有和实际输入电路的那些特性相同的复制输入电路,(d)一个具有和实际输出电路的那些特性相同的复制输出电路,(e)一个依据外部触发器进行操作的振荡电路,以及(f)一个偏离比较电路,其把从振荡电路中传送过来并且通过实际输出电路的信号和从振荡电路中传送过来并且通过复制输出电路的信号进行比较,以检测在实际输出电路和复制输出电路之间的延迟误差,其中依据由偏离比较电路检测到的延迟误差补偿在复制输入和输出电路中的延迟。

        在本发明的另一方面中,在包含(a)一个实际输入电路,(b)一个实际输出电路,(c)一个具有和实际输入电路的那些特性相同的复制输入电路,以及(d)一个具有和实际输出电路的那些特性相同的复制输出电路的半导体集成电路设备中提供了一种检测在实际输入和输出电路和复制输入和输出电路之间的延迟误差的方法,包含步骤:(a)传输一个基准信号,(b)让基准信号通过实际输出电路,(c)让基准信号通过复制输出电路,以及(d)比较在(b)中的基准信号和在步骤(c)中的基准信号,以检测在实际输出电路和复制输出电路之间的延迟误差。

        由上述的本发明获得的益处将在下文进行描述。

        传统的电路不包含一个用于把已经通过实际输入和输出电路的信号和已经通过复制输入和输出电路的信号进行比较的电路。因此,它不可能补偿在布局、电源、扩散条件等等方面,由实际电路和复制电路之间差别所引起的误差。

        与此相反,依据本发明半导体集成电路设备把已经通过实际输入和输出电路的信号和已经通过复制输入和输出电路的信号进行比较。因此,有可能补偿相对于时序的上述误差。

        此外,补偿在时序方面的误差能够在测试晶片的步骤中执行。

        此外,依据本发明的半导体集成电路设备可以被设计为另外包含一个选择电路。因此,有可能依据选择信号是否被激活与否把实际输出电路和复制输出电路进行比较。因此,将有可能分别控制复制输出电路和复制输入电路,以确保它们的增强特性。

        【附图说明】

        图1是一个包含具有复制输入电路和复制输出电路的延迟和相位同步电路的传统半导体集成电路设备的框图。

        图2是在如图1所示的传统半导体集成电路设备中的复制输出电路的电路图。

        图3是根据本发明第一实施例的一个半导体集成电路设备的框图。

        图4是在如图3所示的半导体集成电路设备中的偏离比较电路的框图。

        图5是在如图3所示的半导体集成电路设备中的第一输出电路的框图。

        图6是在如图3所示的半导体集成电路设备中的第一输入电路的框图。

        图7是在如图3所示的半导体集成电路设备中的复制输出电路的框图。

        图8是在如图3所示的半导体集成电路设备中的复制输入电路的框图。

        图9是在如图3所示的半导体集成电路设备中的振荡电路的框图。

        图10是复制输出电路的框图。

        图11是根据本发明第二实施例的一个半导体集成电路设备的框图。

        【具体实施方式】

        [第一实施例]

        图3是根据本发明第一实施例的一个半导体集成电路设备100的框图。

        半导体集成电路设备100由第一焊盘01A、第二焊盘02A、第一输入电路03A、第二输入电路04A、第一输出电路05A、第二输出电路06A、第一选择电路07A、第二选择电路08A、第三选择电路09A、偏离比较电路10A、延迟和相位同步电路13A、OR设备14A、以及振荡电路15A组成。

        数据通过第一和第二焊盘01A和02A输入到半导体集成电路设备100中以及从中输出。

        第一焊盘01A输出信号101,而且第二焊盘02A输出信号102。

        第一输入电路03A接收信号VREF作为基准电平信号,放大从第一焊盘01A传送过来的信号101,并且输出因此放大的信号作为信号DIN1。

        第二输入电路04A接收信号VREF作为基准电平信号,放大从第二焊盘02K传送过来的信号102,并且输出因此放大的信号作为信号DIN2。

        第一输出电路05A接收信号OE作为输出使能信号,并且输出信号OUT1作为信号101到第一焊盘01A。

        第二输出电路06A接收信号OE作为输出使能信号,并且输出信号OUT2作为信号102到第二焊盘02A。

        第一选择电路07A接收信号DATA1、信号CLAD、以及从偏离比较电路10A中传送过来信号CMRES。第一依据信号DLAD选择信号CMRES和DATA1中的一个,并且输出选择的信号CMRES或者DATA1作为信号OUT1到第一输出电路05A。

        第二选择电路08A接收从振荡电路15A中传送过来信号ADCLK、信号DATA2、以及信号DLAD。第二选择电路08A依据信号DLAD选择信号ADCLK和DATA2中的一个,并且输出选择的信号ADCLK或者DATA2作为信号OUT2到第二输出电路06A。

        第三选择电路09A接收从振荡电路15A中传送过来的信号ADCLK、信号DICK、以及信号DLAD。第三选择电路09A依据信号DLAD选择信号ADCLK和DICK中的一个,并且输出选择的信号ADCLK或者DICK作为信号DCLK到延迟和相位同步电路13A。

        偏离比较电路10A把已经通过在延迟和相位同步电路13A中的复制电路的信号ADREP的偏离,和从第二输入电路04A中传送过来信号DIN2的偏离进行比较,并且输出指示比较结果的信号CMRES到第一选择电路07A。

        延迟和相位同步电路13A包含复制输出电路11A和复制输入电路12A。

        复制输出电路11A从第三选择电路09A接收信号DCLK,并且输出信号ROD到复制输入电路12A。复制输出电路11A具有由接收的寄存器信号R1、R2和R3调整的特性。

        复制输入电路12A接收信号VREF作为基准电平信号,放大从复制输出电路11A中传送过来信号ROD,并且输出因此放大的信号作为信号ADREP到偏离比较电路10A。复制输入电路12A具有由接收的寄存器信号R4、R5和R6调整的特性。

        OR设备14A接收信号DLON和DLAD,并且依据这两个信号的OR逻辑输出信号DLLON到延迟和相位同步电路13A。一旦收到信号DLLON,激活延迟和相位同步电路13A。

        振荡电路15A由信号DLAD激活,并且输出信号ADCLK到第二和第三选择电路08A和09A。

        输入到第一选择电路07A中的信号DATA1和输入到第二选择电路08A中的信号DATA2是由延迟和相位同步信号13A延迟或者和一个具有同步相位的信号同步的信号。

        图4是偏离比较电路10A的框图。

        偏离比较电路10A由第一传输门01C、第二传输门04C、第三传输门06C、第四传输门07C、第五传输门10C、第六传输门13C、第七传输门14C、第一反相器02C、第二反相器03C、第三反相器05C、第四反相器08C、第五反相器09C、第六反相器11C、第七反相器12C、和第八反相器15C组成。

        第一传输门01C由PMOS晶体管和NMOS晶体管组成。PMOS和NMOS晶体管在它们的栅极处电连接到电源,并且通过它们的源极接收信号DIN2以及通过它们的漏极接收信号INL。

        第二传输门04C由PMOS晶体管和NMOS晶体管组成。PMOS和NMOS晶体管通过它们的栅极接收信号INLB,通过它们的源极接收信号DT以及通过它们的漏极接收信号DR。

        第三传输门06C由PMOS晶体管和NMOS晶体管组成。PMOS晶体管通过它的栅级接收信号INLB,以及NMOS晶体管通过它的栅级接收信号INL。PMOS和NMOS晶体管通过它们的源级接收信号DRB以及通过它们的漏极接收信号CMRB。

        第四传输门07C由PMOS晶体管和NMOS晶体管组成。PMOS晶体管通过它的栅级接收信号INLB,以及NMOS晶体管通过它的栅级接收信号INL。PMOS和NMOS晶体管通过它们的源级接收信号DRL以及通过它们的漏极接收信号DR。

        第五传输门10C由PMOS晶体管和NMOS晶体管组成。PMOS晶体管通过它的栅级接收信号INLB,以及NMOS晶体管通过它的栅级接收信号INL。PMOS和NMOS晶体管通过它们的源级接收信号DT以及通过它们的漏极接收信号DF。

        第六传输门13C由PMOS晶体管和NMOS晶体管组成。PMOS晶体管通过它的栅级接收信号INL,以及NMOS晶体管通过它的栅级接收信号INLB。PMOS和NMOS晶体管通过它们的源级接收信号DFD以及通过它们的漏极接收信号CMRB。

        第七传输门14C由PMOS晶体管和NMOS晶体管组成。PMOS晶体管通过它的栅级接收信号INL,以及NMOS晶体管通过它的栅级接收信号INLB。PMOS和NMOS晶体管通过它们的源级接收信号DFL以及通过它们的漏极接收信号DF。

        第一反相器02C接收信号DIN2,并且输出信号INLB。

        第二反相器03C接收信号ADREP,并且输出信号DT。

        第三反相器05C接收信号DR,并且输出信号DRB。

        第四反相器08C接收信号DRB,并且输出信号DRL。

        第五反相器09C接收信号CMRB,并且输出信号CMRES。

        第六反相器11C接收信号DF,并且输出信号DFB。

        第七反相器12C接收信号DFB,并且输出信号DFD。

        第八反相器15C接收信号DFB,并且输出信号DFL。

        图5是一个框图,显示了第一输出电路05A的一个示例的结构。

        第一输出电路05A由一个接收信号OUTJ和OE,并且输出信号PCTR的NAND设备DID、一个接收信号OE,并且输出信号OEB的反相器02D、一个接收信号OUTJ和OEB,并且输出信号NCTR的NOR设备03D,PMOS晶体管04D,以及NMOS晶体管05D组成。

        PMOS晶体管04D通过它的栅级接收信号PCTR,以及通过它的漏极接收信号IOJ。PMOS晶体管04D具有一个源极电连接到电源。

        NMOS晶体管05D通过它的栅级接收信号NCTR,以及通过它的漏极接收信号IOJ。NMOS晶体管05D具有一个源极接地。

        第二输出电路06A具有和第一输入电路05A相同的结构。

        图6是一个框图,显示了第一输入电路03A的一个示例的结构。

        第一输入电路03A包含:一个接收信号VREF作为基准电平信号、差分放大信号IOJ、并且输出信号IN1的差分放大器01E,接收信号INI、并且输出反转的信号IN1作为信号IN2的反相器02E,以及接收信号IN2、并且输出反转的信号IN2作为信号DINJ的反相器03E。

        第二输入电路04A具有和第一输入电路03A相同的结构。

        图7是一个框图,显示了复制输出电路11A的一个示例的结构。

        复制输出电路11A由第一反相器01F、第二反相器02F、第三反相器15F、第一NAND设备03F、第二NAND设备04F、第三NAND设备05F、第一NOR设备06F、第二NOR设备07F、第三NOR设备08F、第一PMOS晶体管09F、第二PMOS晶体管10F、第三PMOS晶体管11F、第一NMOS晶体管12F、第二NMOS晶体管13F、第三NMOS晶体管14F、以及第四NMOS晶体管16F组成。

        第一反相器01F接收信号R1,并且输出信号R1B。

        第二反相器02F接收信号R2,并且输出信号R2B。

        第三反相器15F接收信号R3,并且输出信号R3B。

        第一NAND设备03F接收信号DCLK和R2,并且输出信号ROBP2。

        第二NAND设备04F接收信号DCLK,并且通过一个输入端电连接到电源。第二NAND设备04F输出信号ROBPD。

        第三NAND设备05F接收信号DCLK和R1B,并且输出信号ROBP1。

        第一NOR设备06F接收信号DCLK和R1,并且输出信号ROBN1。

        第二NOR设备07F接收信号DCLK,并且通过一个输入端接地。第二NOR设备07F输出信号ROBND。

        第三NOR设备08F接收信号DCLK和R2B,并且输出信号ROBN2。

        第一PMOS晶体管09F通过它的栅级接收信号ROBP2,并且通过它的漏极接收信号ROD。第一PMOS晶体管09F具有一个源极电连接到电源。

        第二PMOS晶体管10F通过它的栅级接收信号ROBPD,并且通过它的漏极接收信号ROD。第PMOS晶体管10F具有一个源极电连接到电源。

        第三PMOS晶体管11F通过它的栅级接收信号ROBP1,并且通过它的漏极接收信号ROD。第三PMOS晶体管11F具有一个源极电连接到电源。

        第一NMOS晶体管12F通过它的栅级接收信号ROBN1,并且通过它的漏极接收信号ROD。第一NMOS晶体管12F具有源极接地。

        第二NMOS晶体管13F通过它的栅级接收信号ROBND,并且通过它的漏极接收信号ROD。第二NMOS晶体管13F具有源极接地。

        第三NMOS晶体管14F通过它的栅级接收信号ROBN2,并且通过它的漏极接收信号ROD。第三NMOS晶体管14F具有源极接地。

        第四NMOS晶体管16F通过它的栅级接收信号ROD,并且通过它的漏极和源极接收信号R3B。

        图8是一个框图,显示了复制输入电路12A的一个示例的结构。

        复制输入电路12A由差分放大器01G、第一反相器02G、第二反相器03G、第三反相器04G、第四反相器09G、第五反相器11G、第一PMOS晶体管05G、第二PMOS晶体管06G、第一NMOS晶体管07G、第二NMOS晶体管08G、第三NMOS晶体管10G、和第四NMOS晶体管11G组成。

        差分放大器01G接收信号VREF作为基准电平信号,放大信号ROD,并且输出因此放大的信号,作为信号RR1。

        第一反相器02G接收信号RR1,并且输出信号RR2。

        第二反相器03G接收信号R4,并且输出信号R4B。

        第三反相器04G接收信号RR2,并且输出信号ADREP。

        第四反相器09G接收信号R5,并且输出信号R5B。

        第五反相器11G接收信号R6,并且输出信号R6B。

        第一PMOS晶体管05G通过它的栅级接收信号R4B。第一PMOS晶体管05G具有源极电连接到电源,以及漏极电连接到第二PMOS晶体管06G的源极。

        第二PMOS晶体管06G通过它的栅级接收信号RR2,并且通过它的漏极接收信号ADREP。第二PMOS晶体管06G具有源极电连接第一PMOS晶体管05G的漏极。

        第一NMOS晶体管07G通过它的栅级接收信号R4。第一NMOS晶体管07G具有源极接地,以及漏极电连接到第二NMOS晶体管08G的源极。

        第二NMOS晶体管08G通过它的栅级接收信号RR2,并且通过它的漏极接收信号ADREP。第二NMOS晶体管08G具有源极电连接到第三NMOS晶体管07G的漏极。

        第三NMOS晶体管10G通过它的栅级接收信号ADREP,并且通过它的漏极和源极接收信号R5B。

        第四NMOS晶体管12G通过它的栅级接收信号ADREP,并且通过它的漏极和源极接收信号R6B。

        图9是一个框图,显示了振荡电路15A的一个示例的结构。

        振荡电路15A由接收信号OS5并且输出信号OS1的NAND设备01H、接收信号OS1并且输出信号OS2的第一缓存器02H、接收信号OS2并且输出信号OS3的第二缓存器03H、接收信号OS3并且输出信号OS4的第三缓存器04H、接收信号OS4并且输出信号OS5的第四缓存器05H、以及接收信号OS5并且输出信号ADCLK的反相器06H组成。

        图10是作为复制输出或者输入电路11A或者12A的一个部件的延迟电路的框图。????

        如下所述,复制输出或者输入电路11A或者12A可以使用该延迟电路构造。

        说明的延迟电路包含:接收信号RIN并且输出信号RID1的第一缓存器01J,接收信号RID1并且输出信号RID2的第二缓存器02J,接收信号RID2并且输出信号RID3的第三缓存器03J,接收信号RID3并且输出信号ROUT的第四缓存器04J,通过它的栅级接收信号RID3并且进一步通过它的漏极和源极接收信号RS1的第一NMOS晶体管05J,接收信号RS2并且输出信号RS2B的第一反相器06J,通过它的栅级接收信号RID2并且进一步通过它的漏极和源极接收信号RS2B的第二NMOS晶体管07J,接收信号RS3并且输出信号RS3B的第二反相器08J,以及通过它的栅级接收信号RID3并且进一步通过它的源极和漏极接收信号RS3B的第三NMOS晶体管09J。

        如果在图10中说明的延迟电路被构造为复制输出电路11A,则信号RIN被替换为信号DCLK,而且信号ROUT被替换为信号ROD。

        如果在图10中说明的延迟电路被构造为复制输入电路12A,则信号RIN被替换为信号ROD,而且信号ROUT被替换为信号ADCLK。把延迟电路构造为复制输入电路12A为接收必需作为基准电平信号输入到复制输入电路12A中的信号VREF不是必需的。

        在下文中依据第一实施例说明了半导体集成电路设备100的一个操作。

        例如,通过激活能够由测试模式或者外部触发器组成的信号DLAD,产生用于半导体集成电路实际操作的频率的振荡电路15A被激活了。

        当DLAD被激活时,第一选择电路07A选择信号CMRES,第二选择器08A选择信号ADCLK,而且第三选择器09A选择信号ADCLK。

        因此,从振荡电路15A中传送过来的信号ADCLK通过第二选择电路08A和第二输出电路06A输入到第二输入电路04A中,并且作为信号DIN2从第二输入电路04A输出到偏离比较电路10A。通过第二选择电路08A、第二输出电路06A和第二输入电路04A,从振荡电路15A到偏离比较电路10A的路径在下文被称作实际电路路径。

        因此,从振荡电路15A中传送过来的信号ADCLK,通过第三选择电路09A、被设计为具有和第二输出电路06A相同的特性的复制输出电路11A、以及被设计为具有和第二输入电路04A相同的特性的复制输入电路12A,作为信号ADREP输入到偏离比较电路10A中。通过第三选择电路09A、复制输出电路11A和复制输入电路12A,从振荡电路15A到偏离比较电路10A的路径在下文中被称作复制电路路径。

        在复制电路路径中的延迟,依据输入到复制输出电路11A中的寄存器信号R1到R3以及输入到复制输入电路12A中的寄存器信号R4到R6而变化。因此,延迟能够由寄存器信号R1到R6控制。因此,通过把偏离比较电路10A设计为由一个当在复制电路路径中的延迟大于或者小于在实际电路路径中的延迟时、改变信号CMRES的触发电路组成,有可能检测通过其改变信号CMRES的寄存器信号R1到R6的寄存器值,以及查找寄存器信号R1到R6的寄存器值,通过这些寄存器值在实际电路路径中的延迟等于在复制电路路径中的延迟。

        例如,在图4中说明的偏离比较电路10A中,当在复制电路路径中的延迟大于在实际电路路径中延迟时,信号CMRES从L级变为H级,而且当在复制电路路径中的延迟小于在实际电路路径中的延迟当从H级变为L级。

        如在图4中说明的那样,用于通过使用输入信号DIN2作为时钟信号CLK来锁存信号ADREP的触发操作通过通过反转信号ADREP获得的信号DT、通过让信号DIN2通过第一传输门01C获得的信号INL、通过反转信号DIN2获得的信号INLB、当信号INL为L级以及信号INLB为H级时让信号DT通过第二传输门04C获得的信号DR、通过反转信号DR获得的信号DRB、当信号INL为H级以及信号INLB为L级时存储数据的第四传输门07C和第四反相器08C、当信号INL为L级以及信号INLB为H级时输出信号DRB作为信号CMRB的第三传输门06C、当信号INL为H级以及信号INLB为L级时让信号DT通过第五传输门10C获得的信号DF、通过反转信号DF获得的信号DFB、通过反转信号DFB获得的信号DFD、当信号INL为L级以及信号INLB为H级时存储数据的第七传输门14C和第八反相器15C、当信号INL为L级以及信号INLB为H级时输出信号DFD作为信号CMRB的第七传输门13C、以及通过反转信号CMRB获得的信号CMRES完成。

        如果已经通过复制电路路径的信号ADREP比已经通过实际电路路径的信号DIN2要早,则当信号DIN2变为H级时信号ADREP变为H级,或者当信号DIN2变为L级时信号ADREP变为L级。因此,信号CMRES,即从偏离比较电路10A输出的信号,为L级。

        与此相反,如果已经通过复制电路路径的信号ADREP比已经通过实际电路路径的信号DIN2要晚,则当信号DIN2变为H级时信号ADREP变为L级,或者当信号DIN2变为L级时信号ADREP变为H级。因此,信号CMRES为H级。

        因此,偏离比较电路10A能够检测在信号DIN2和信号ADREP之间的延迟中的差别。

        信号CMRES通过第一输出电路05A输出到第一焊盘01A,而且借助于一个诸如试验器的外部测量单元进行测量。因此,有可能确定具有唯一值的寄存器信号R1到R6,利用这些值,在实际电路路径中的延迟等于在复制电路路径中的延迟。

        可以与寄存器信号R1到R6相关连地准备保险丝。将有可能通过剪切与唯一的寄存器值相关联的保险丝来使实际电路的特性和复制电路的特性相等,其中利用这些唯一的寄存器值,在实际电路路径中的延迟会等于在复制电路路径中的延迟。

        传统的电路不包含一个用于把已经通过实际电路(第一输出电路05K和第二输入电路04K)和已经通过复制输出和输入电路11A和12A进行比较的电路。因此,它不可能补偿在布局、电源、扩散条件等等方面,由实际电路和复制电路之间差别所引起的误差。

        与此相反,依据第一实施例的半导体集成电路设备100把已经通过实际输出和输入电路的信号和已经通过复制输出和输入电路的信号进行比较。因此,有可能补偿相对于时序的上述误差。

        此外,补偿在存取时间序方面的调整或者误差能够在测试晶片的步骤中执行。

        [第二实施例]

        图11是根据本发明第二实施例的一个半导体集成电路设备200的框图。

        依据第二实施例的半导体集成电路设备200在结构上不同于依据第一实施例的半导体集成电路设备100之处在于另外包含第四选择电路16B和第五选择电路17B。

        第四选择器16B接收从复制输出电路11B中传送过来的信号ROD、从复制输入电路12B中传送过来的信号ADREP、以及信号DLAD2。依据信号DLAD2,第四选择器16B选择信号ROD和ADREP中的一个,并且输出选择信号ROD或者ADREP作为输出信号SIR到偏离比较电路10B。

        具体地说,当信号DLAD2被激活时第四选择器16B选择并且输出信号ROD作为输出信号SIR,以及当信号DLAD2不被激活时选择和输出信号ADREP作为输出信号SIR。

        第五选择器17B接收从第二焊盘02B中传送过来的信号102、从第二输入电路04B中传送过来的信号DIN2、以及信号DLAD2。依据信号DLAD2,第五选择器17B选择信号102和DIN2中的一个,并且输出选择的信号102或者DIN2作为输出信号SIA到偏离比较电路10B。

        具体地说,当信号DLAD2被激活时第五选择器17B选择并且输出信号102作为输出信号SIA,以及当信号DLAD2不被激活时选择和输出信号DIN2作为输出信号SIA。

        即,当信号DLAD2被激活时,偏离比较电路10B从第四选择电路16B接收信号ROD并且从第五选择电路17B接收信号102。因此,偏离比较电路10B接收包含第二输出电路06B的延迟和第二以及第五选择电路08B和17B的延迟的信号SIA,以及接收包含复制输出电路11B的延迟和第三及第四选择电路09B及16B的延迟的信号SIR。

        在这样的条件下面,偏离比较电路10B相互比较偏离,并且通过寄存器信号R1到R6控制复制输出电路11B的特性。因此,复制输出电路11B能够具有和实际输出电路相同的特性。

        当信号DLAD2不被激活时,偏离比较电路10B从第四选择电路16B接收信号ADREP并且从第五选择电路17B接收信号DIN2。

        在这样的条件下面,偏离比较电路10B再调整面前已经调整过的复制输出电路11B的寄存器值,并且通过寄存器信号R4到R6调整复制输入电路12B的延迟。

        因此,复制输入电路12B能够具有和实际输入电路12b相同的特性。

        依据包含第四和第五选择电路16B和17B的半导体集成电路设备200,有可能仅仅把实际输出电路和复制输出电路11B进行比较,而不论信号DLAD2被激活与否。因此,有可能通过执行上述两个调整,分别调整复制输出电路11B和复制输入电路12B,以确保在复制电路特性中的增强。

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