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    对准 三重 图形 方法
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    摘要
    申请专利号:

    CN201210422892.5

    申请日:

    2012.10.30

    公开号:

    CN103794475A

    公开日:

    2014.05.14

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):H01L 21/033申请日:20121030|||公开
    IPC分类号: H01L21/033; G03F7/00 主分类号: H01L21/033
    申请人: 中芯国际集成电路制造(上海)有限公司
    发明人: 李凤莲; 隋运奇
    地址: 201203 上海市浦东新区张江路18号
    优先权:
    专利代理机构: 北京集佳知识产权代理有限公司 11227 代理人: 骆苏华
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210422892.5

    授权公告号:

    ||||||

    法律状态公告日:

    2016.10.05|||2014.06.11|||2014.05.14

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明提供了一种自对准三重图形化方法,其首先在形成有第一硬掩模层的半导体衬底上形成多个间隔分布的第一图形,第一图形的两个侧壁形成有侧墙,相邻两个侧墙的空隙处形成有第二牺牲层,去除第一图形后形成第一沟槽,第一沟槽的底壁及侧壁上形成有第二硬掩模层,其表面形成有第二沟槽,第二沟槽内填充有第三硬掩模层,去除第二牺牲层及填充在第一沟槽内并未被第三硬掩模层覆盖的第二硬掩模层,接着去除暴露的第一硬掩模层,以在半导体衬底上形成多个间隔分布的第三图形及第四图形。与自对准双重图形化方法相比,本发明增加了在半导体衬底上形成图形的密度,并减小了半导体衬底上相邻两个图形的间距,进而能缩小图形的特征尺寸。

    权利要求书

    权利要求书
    1.  一种自对准三重图形化方法,其特征在于,包括:
    提供半导体衬底,所述半导体衬底上形成有第一硬掩模层;
    在所述第一硬掩模层上形成第一牺牲层,对所述第一牺牲层进行图形化处理,以形成多个间隔分布的第一图形,在所述第一图形的两个侧壁形成侧墙;
    在所述第一硬掩模层、第一图形及侧墙上形成第二牺牲层,对所述第二牺牲层进行平坦化处理直至露出所述第一图形;
    去除所述第一图形,在所述第一图形所在位置形成第一沟槽,在所述第一沟槽的底壁及侧壁上形成第二硬掩模层,且所述第二硬掩模层的表面形成有第二沟槽,所述第二沟槽内填充有第三硬掩模层;
    去除所述第二牺牲层及填充在所述第一沟槽内并未被所述第三硬掩模层覆盖的第二硬掩模层,第三硬掩模层及剩余的第二硬掩模层堆叠成第二图形;
    以所述第二图形及侧墙为掩模对所述第一硬掩模层进行刻蚀,第三硬掩模层、剩余的第二硬掩模层及剩余的第一硬掩模层堆叠成第三图形,侧墙及剩余的第一硬掩模层堆叠成第四图形。

    2.  根据权利要求1所述的自对准三重图形化方法,其特征在于,覆盖在所述第一沟槽侧壁上的第二硬掩模层的宽度与填充在所述第二沟槽内的第三硬掩模层的宽度相等。

    3.  根据权利要求1所述的自对准三重图形化方法,其特征在于,在所述第一沟槽的底壁及侧壁上形成第二硬掩模层,且所述第二硬掩模层的表面形成有第二沟槽,所述第二沟槽内填充有第三硬掩模层的步骤包括:
    在所述第二牺牲层及第一沟槽上形成第二硬掩模层,第二硬掩模层覆盖在第一沟槽的底壁及侧壁上,且第二硬掩模层的表面形成有第二沟槽;
    在第二硬掩模层上形成第三硬掩模层;
    对第三硬掩模层及第二硬掩模层进行平坦化处理直至露出所述第二牺牲层。

    4.  根据权利要求3所述的自对准三重图形化方法,其特征在于,第二硬掩模层及第三硬掩模层的形成方法为化学气相沉积或原子层沉积。

    5.  根据权利要求1所述的自对准三重图形化方法,其特征在于,所述第一牺牲层与所述第二牺牲层的刻蚀选择比大于10。

    6.  根据权利要求5所述的自对准三重图形化方法,其特征在于,所述第二硬掩模层与第三硬掩模层的刻蚀选择比大于5,所述第二硬掩模层与所述第二牺牲层的刻蚀选择比为1。

    7.  根据权利要求6所述的自对准三重图形化方法,其特征在于,所述第一牺牲层与所述第一硬掩模层的刻蚀选择比大于10,所述第二硬掩模层与所述第一硬掩模层的刻蚀选择比大于1,所述第二牺牲层与所述第一硬掩模层的刻蚀选择比大于1,所述侧墙与所述第一牺牲层的刻蚀选择比大于10,所述侧墙与所述第一硬掩模层的刻蚀选择比大于5。

    8.  根据权利要求5所述的自对准三重图形化方法,其特征在于,所述第一牺牲层的材料为无定形碳,所述第二牺牲层的材料为多晶硅。

    9.  根据权利要求8所述的自对准三重图形化方法,其特征在于,所述第二硬掩模层的材料为氮化钛,所述第三硬掩模层的材料为氧化硅。

    10.  根据权利要求9所述的自对准三重图形化方法,其特征在于,所述侧墙的材料为氮化硅,所述第一硬掩模层的材料为氮氧化硅。

    11.  根据权利要求1所述的自对准三重图形化方法,其特征在于,利用化学机械研磨工艺对所述第二牺牲层进行平坦化处理。

    12.  根据权利要求1所述的自对准三重图形化方法,其特征在于,利用干法刻蚀去除所述第一图形,刻蚀气体包括O2。

    13.  根据权利要求1所述的自对准三重图形化方法,其特征在于,利用干 法刻蚀去除所述第二牺牲层及填充在所述第一沟槽内并未被所述第三硬掩模层覆盖的第二硬掩模层,刻蚀气体包括Cl2及He的混合气体,或包括Cl2及Ar的混合气体,或包括Cl2及N2的混合气体。

    说明书

    说明书自对准三重图形化方法
    技术领域
    本发明属于半导体制造领域中的图形化方法,特别是涉及一种自对准三重图形化(selfaligned triple patterning,简称SATP)方法。
    背景技术
    半导体制造领域中常用的图形化方法为光刻(photolithography),它使用光敏光刻胶材料和可控制的曝光在半导体衬底表面形成三维图形,如图1所示,一种常见的图形是由金属、半导体材料或绝缘材料构成的线条1(line),相邻两个线条1具有间距(pitch),所述间距等于线条1的宽度(linewidth)与相邻两个线条1之间的空隙(spacing)宽度之和,相邻两个线条1的间距大小可用来作为判断光刻能力的标准。由于诸多因素的限制,利用光刻工艺所形成的图形具有最小间距(minimum pitch),光刻工艺的最小间距会限制图形尺寸的进一步减小,也限制了集成电路向尺寸更小、密度更高的方向发展。
    自对准双重图形化(selfaligned double patterning,简称SADP)是一种近年来受到亲睐的图形化方法,该方法可以增加在半导体衬底上形成图形的密度、进一步缩小相邻两个图形的间距,从而可以消除光刻工艺给半导体制造领域带来的限制。下面结合图2至图6来对自对准双重图形化方法作简单介绍,更详细的自对准双重图形化方法可参照于2010年6月3日公开、公开号为US20100136784A1的美国专利:
    如图2所示,提供半导体衬底2,在半导体衬底2上形成介电层3及位于介电层3上的牺牲层,利用光刻工艺对所述牺牲层进行图形化处理,以形成多个(两个或以上)平行且间隔分布的图形4。
    如图3所示,在介电层3及图形4上形成硬掩模层5,图形4被硬掩模层5覆盖住。
    如图4所示,对图3中的硬掩模层5进行回刻,以在每个图形4的两个侧壁均形成侧墙5a。
    如图5所示,去除图4中的图形4,在图形4所在的位置形成沟槽(未标识),介电层3上仅剩下侧墙5a,比较图2、图5可知,侧墙5a的密度是图形4的密度的两倍。
    如图6所示,以侧墙5a为掩模对图5中的介电层3进行刻蚀,以形成介电图形3a,介电图形3a为半导体衬底2上最终希望得到的图形,比较图2、图6可知,介电图形3a的密度是图形4的密度的两倍。
    由上述可知,利用自对准双重图形化方法所形成的介电图形3a密度是光刻工艺所形成图形4密度的两倍,相邻两个介电图形3a的间距是相邻两个图形4的间距的二分之一?;谎灾?,自对准双重图形化方法可以增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距,进而可以缩小图形的特征尺寸(CD)。
    但是,利用自对准双重图形化方法只能将半导体衬底上形成图形的密度增大一倍、将半导体衬底上相邻两个图形的间距减小一半,无法进一步增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距,因而不能进一步缩小图形的特征尺寸。
    发明内容
    本发明的目的是提供一种自对准三重图形化方法,以进一步增加半导体衬底上形成图形的密度、减小半导体衬底上相邻两个图形的间距,进而进一步缩小图形的特征尺寸。
    具体的,所述自对准三重图形化方法包括:
    提供半导体衬底,所述半导体衬底上形成有第一硬掩模层;
    在所述第一硬掩模层上形成第一牺牲层,对所述第一牺牲层进行图形化处理,以形成多个间隔分布的第一图形,在所述第一图形的两个侧壁形成侧墙;
    在所述第一硬掩模层、第一图形及侧墙上形成第二牺牲层,对所述第二牺牲层进行平坦化处理直至露出所述第一图形;
    去除所述第一图形,在所述第一图形所在位置形成第一沟槽,在所述第一沟槽的底壁及侧壁上形成第二硬掩模层,且所述第二硬掩模层的表面形成有第二沟槽,所述第二沟槽内填充有第三硬掩模层;
    去除所述第二牺牲层及填充在所述第一沟槽内并未被所述第三硬掩模层覆盖的第二硬掩模层,第三硬掩模层及剩余的第二硬掩模层堆叠成第二图形;
    以所述第二图形及侧墙为掩模对所述第一硬掩模层进行刻蚀,第三硬掩模层、剩余的第二硬掩模层及剩余的第一硬掩模层堆叠成第三图形,侧墙及剩余的第一硬掩模层堆叠成第四图形。
    可选地,覆盖在所述第一沟槽侧壁上的第二硬掩模层的宽度与填充在所述第二沟槽内的第三硬掩模层的宽度相等。
    可选地,在所述第一沟槽的底壁及侧壁上形成第二硬掩模层,且所述第二硬掩模层的表面形成有第二沟槽,所述第二沟槽内填充有第三硬掩模层的步骤包括:
    在所述第二牺牲层及第一沟槽上形成第二硬掩模层,第二硬掩模层覆盖在第一沟槽的底壁及侧壁上,且第二硬掩模层的表面形成有第二沟槽;
    在第二硬掩模层上形成第三硬掩模层;
    对第三硬掩模层及第二硬掩模层进行平坦化处理直至露出所述第二牺牲层。
    可选地,第二硬掩模层及第三硬掩模层的形成方法为化学气相沉积或原 子层沉积。
    可选地,所述第一牺牲层与所述第二牺牲层的刻蚀选择比大于10。
    可选地,所述第二硬掩模层与第三硬掩模层的刻蚀选择比大于5,所述第二硬掩模层与所述第二牺牲层的刻蚀选择比为1。
    可选地,所述第一牺牲层与所述第一硬掩模层的刻蚀选择比大于10,所述第二硬掩模层与所述第一硬掩模层的刻蚀选择比大于1,所述第二牺牲层与所述第一硬掩模层的刻蚀选择比大于1,所述侧墙与所述第一牺牲层的刻蚀选择比大于10,所述侧墙与所述第一硬掩模层的刻蚀选择比大于5。
    可选地,所述第一牺牲层的材料为无定形碳,所述第二牺牲层的材料为多晶硅。
    可选地,所述第二硬掩模层的材料为氮化钛,所述第三硬掩模层的材料为氧化硅。
    可选地,所述侧墙的材料为氮化硅,所述第一硬掩模层的材料为氮氧化硅。
    可选地,利用化学机械研磨工艺对所述第二牺牲层进行平坦化处理。
    可选地,利用干法刻蚀去除所述第一图形,刻蚀气体包括O2。
    可选地,利用干法刻蚀去除所述第二牺牲层及填充在所述第一沟槽内并未被所述第三硬掩模层覆盖的第二硬掩模层,刻蚀气体包括Cl2及He的混合气体,或包括Cl2及Ar的混合气体,或包括Cl2及N2的混合气体。
    与现有技术相比,本发明具有以下优点:
    所提供的自对准三重图形化方法中,首先利用光刻工艺在形成有第一硬掩模层的半导体衬底上形成多个间隔分布的第一图形,第一图形的两个侧壁均形成有侧墙,然后在相邻两个侧墙的空隙处形成第二牺牲层,去除第一图形以在第一图形所在位置形成第一沟槽,第一沟槽的底壁及侧壁上形成有第二硬掩模层,且第二硬掩模层的表面形成有第二沟槽,第二沟槽内填充有第 三硬掩模层,然后,去除第二牺牲层及填充在第一沟槽内并未被第三硬掩模层覆盖的第二硬掩模层,接着去除暴露的第一硬掩模层,第三硬掩模层、剩余的第二硬掩模层及剩余的第一硬掩模层堆叠成第三图形,侧墙及剩余的第一硬掩模层堆叠成第四图形。由此可知,本发明在半导体衬底上形成图形的密度是利用光刻工艺在半导体衬底上形成图形的密度的三倍,而自对准双重图形化方法在半导体衬底上形成图形的密度是利用光刻工艺在半导体衬底上形成图形的密度的两倍,比较可知,与自对准双重图形化方法相比,本发明增加了在半导体衬底上形成图形的密度,并减小了半导体衬底上相邻两个图形的间距,进而能缩小图形的特征尺寸。
    当覆盖在第一沟槽侧壁上的第二硬掩模层的宽度与填充在第二沟槽内的第三硬掩模层的宽度相等时,本发明在半导体衬底上形成图形的特征尺寸是利用光刻工艺在半导体衬底上形成图形的特征尺寸的三分之一。
    当覆盖在第一沟槽侧壁上的第二硬掩模层的宽度与填充在第二沟槽内的第三硬掩模层的宽度不相等,且当填充在第二沟槽内的第三硬掩模层的宽度大于覆盖在第一沟槽侧壁上的第二硬掩模层的宽度时,第三图形的宽度大于第一图形宽度的三分之一,故第三图形与第四图形之间的空隙宽度小于第一图形宽度的三分之一,因而可使半导体衬底上希望形成图形的关键尺寸小于现有图形关键尺寸的三分之一。
    附图说明
    图1是一种半导体衬底上形成图形的示意图;
    图2至图6是利用现有自对准双重图形化方法在半导体衬底上形成图形的制作示意图;
    图7至图1 6是利用本发明所提供的自对准三重图形化方法在半导体衬底上形成图形的制作示意图。
    具体实施方式
    下面结合附图,通过具体实施例,对本发明的技术方案进行清楚、完整的描述,显然,所描述的实施例仅仅是本发明的可实施方式的一部分,而不是其全部。根据这些实施例,本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式,都属于本发明的?;し段?。
    图7至图16是利用本发明所提供的自对准三重图形化方法在半导体衬底上形成图形的制作示意图,下面结合7至图1 6来对本发明的技术方案进行详细说明。
    首先,执行步骤S1,如图7所示,提供半导体衬底10,半导体衬底10上形成有第一硬掩模层20。然后,在第一硬掩模层20上形成第一牺牲层30。在一个实施例中,第一硬掩模层20的材料为氮氧化硅(SiON)。
    接着,执行步骤S2,结合图7及图8所示,对第一牺牲层30进行图形化处理,以形成多个(至少为两个,图中以三个为例)间隔分布的第一图形31,第一图形3 1的宽度为W。在一个实施例中,第一牺牲层30的材料为无定形碳(amorphous carbon)。作为一个具体的实施例,可在第一牺牲层30上形成图形化光刻胶层(未图示),部分第一牺牲层30未被图形化光刻胶层覆盖,以图形化光刻胶层为掩模,去除未被图形化光刻胶层覆盖的第一牺牲层30,形成多个间隔分布的第一图形3 1,然后去除残余的图形化光刻胶层。具体地,可利用干法刻蚀来去除未被图形化光刻胶层覆盖的第一牺牲层30,刻蚀气体可采用包括N2及H2的混合气体,或采用包括HBr及O2的混合气体,或采用包括Cl2及O2的混合气体。
    接着,执行步骤S3,如图10所示,在第一图形3 1的两个侧壁均形成侧墙5 1。在一个实施例中,侧墙5 1的材料为氮化硅。作为一个具体的实施例,如图9所示,在第一硬掩模层20及第一图形31上形成侧墙材料层50,第一 图形31的上表面及侧壁均被侧墙材料层50覆盖住,对侧墙材料层50进行回刻,在第一图形3 1的两个侧壁形成如图10所示的侧墙5 1。
    接着,执行步骤S4,在图10所示的第一图形31、侧墙51及第一硬掩模层20上形成第二牺牲层,对第二牺牲层进行平坦化处理,直至露出第一图形3 1,得到如图11所示的结构,相邻两个侧墙5 1(所述两个侧墙5 1分别是相邻两个第一图形3 1侧壁上的侧墙)之间填充有第二牺牲层60。在一个实施例中,第二牺牲层60的材料为多晶硅。作为一个具体的实施例,可利用化学机械研磨(CMP)工艺对所述第二牺牲层进行平坦化处理。
    接着,执行步骤S5,结合图11及图12所示,去除第一图形3 1,在第一图形3 1所在位置形成第一沟槽T1。具体地,可利用干法刻蚀来去除第一图形3 1,刻蚀气体包括O2。
    接着,执行步骤S6,如图14所示,在图12所示的第一沟槽T1的底壁及侧壁上形成第二硬掩模层71,第二硬掩模层71并未将第一沟槽T1填满,因此,第二硬掩模层71的表面形成有第二沟槽(未标识)。填充在第一沟槽T1内的第二硬掩模层71可视作由三部分构成:覆盖在第一沟槽T1两个侧壁上的部分71a、71b,以及覆盖在第一沟槽T1的部分底壁上的部分71c,部分71a的宽度与部分71b的宽度相等,均为W1。第二沟槽内填充有第三硬掩模层81,填充在第二沟槽内的第三硬掩模层8 1的宽度为W2。填充在第一沟槽T1内的第二硬掩模层71的厚度是均匀的,填充在第二沟槽内的第三硬掩模层81的厚度是均匀的。
    作为一个具体的实施例,如图1 3所示,可在图12所示的第一沟槽T1及第二牺牲层60上形成第二硬掩模层70,第二硬掩模层70覆盖在第一沟槽T1的底壁及侧壁上,但第二硬掩模层70并未将第一沟槽T1填满,因此,第二硬掩模层70的表面形成有第二沟槽,然后,在第二硬掩模层70上形成第三 硬掩模层80,对第三硬掩模层80及第二硬掩模层70进行平坦化处理直至露出第二牺牲层60,如图14所示,剩余的第三硬掩模层81及第二硬掩模层71将第一沟槽T1填满。形成第二硬掩模层70及第三硬掩模层80时,第二硬掩模层70及第三硬掩模层80在半导体衬底10上各个位置处的厚度是均匀的,因此部分71 a的宽度与部分71b的宽度相等??衫没喑粱–VD)、原子层沉积(ALD)等工艺形成第二硬掩模层70及第三硬掩模层80。当然,也可选择其它能形成厚度均匀的第二硬掩模层70及第三硬掩模层80的方法。具体地,可利用化学机械研磨工艺对第三硬掩模层80及第二硬掩模层70进行平坦化处理。
    接着,执行步骤S7,结合图14及图1 5所示,去除第二硬掩模层71中未被第三硬掩模层81覆盖的部分(即图14中的部分71a、71b)及第二牺牲层60,第三硬掩模层81及剩余的第二硬掩模层71 c堆叠成第二图形91。具体地,可利用干法刻蚀来去除第二硬掩模层71中未被第三硬掩模层81覆盖的部分及第二牺牲层60,刻蚀气体可采用包括Cl2及He的混合气体,或采用包括Cl2及Ar的混合气体,或采用包括Cl2及N2的混合气体。
    最后,执行步骤S8,结合图1 5及图1 6所示,以第二图形91及侧墙5 1为掩模,对第一硬掩模层20进行刻蚀,形成剩余的第一硬掩模层21,第三硬掩模层81、剩余的第二硬掩模层71c及剩余的第一硬掩模21堆叠成第三图形92,侧墙5 1及剩余的第一硬掩模层21堆叠成第四图形93,第三图形92的宽度为W2。
    在半导体衬底10上形成由第三硬掩模层81、剩余的第二硬掩模层71c及剩余的第一硬掩模21堆叠而成的第三图形92,及由侧墙51及剩余的第一硬掩模层21堆叠而成的第四图形93之后,后续可以第三图形92及第四图形93为掩模在半导体衬底10上形成希望的图形,如栅极、金属线等。
    在一个实施例中,结合图8、图14及图1 6所示,覆盖在第一沟槽T1侧壁上的第二硬掩模层71即部分71a、71b的宽度W1与填充在第二沟槽内的第三硬掩模层8 1的宽度W2相等。在这种情况下,第三图形92的宽度W2是第一图形3 1宽度W的三分之一,第三图形92与第四图形93之间的空隙宽度也是第一图形3 1宽度W的三分之一,因而可将半导体衬底上希望形成图形的关键尺寸缩减至现有图形关键尺寸的三分之一。
    在其它实施例中,覆盖在第一沟槽T1侧壁上的第二硬掩模层71即部分71a、71b的宽度W1与填充在第二沟槽内的第三硬掩模层81宽度W2也可以不相等,当填充在第二沟槽内的第三硬掩模层81宽度W2大于覆盖在第一沟槽T1侧壁上的第二硬掩模层71即部分71a、71b的宽度W1时,第三图形92的宽度W2大于第一图形3 1宽度W的三分之一,第三图形92与第四图形93之间的空隙宽度小于第一图形3 1宽度W的三分之一,因而可使半导体衬底上希望形成图形的关键尺寸小于现有图形关键尺寸的三分之一。
    比较图8与图1 6可知,利用本发明自对准三重图形化方法在半导体衬底10上形成图形(即图16所示的第三图形92及第四图形93)的密度是利用光刻工艺在半导体衬底上形成图形(即图8所示的第一图形3 1)的密度的三倍,而自对准双重图形化方法在半导体衬底上形成图形的密度是利用光刻工艺在半导体衬底上形成图形的密度的两倍,比较可知,与自对准双重图形化方法相比,本发明所提供的自对准三重图形化方法增加了在半导体衬底上形成图形的密度,并减小了半导体衬底上相邻两个图形的间距,进而能缩小图形的特征尺寸。结合图14所示,当覆盖在第一沟槽T1侧壁上的第二硬掩模层71即部分71a、71b的宽度W1与填充在第二沟槽内的第三硬掩模层81的宽度W2相等时,第三图形92的宽度W2是第一图形3 1宽度W的三分之一,换言之,利用本发明自对准三重图形化方法在半导体衬底上形成图形的特征尺寸是利用光刻工艺在半导体衬底上形成图形的特征尺寸的三分之一。
    需说明的是,结合图7至图16所示,在选择第一硬掩模层20、第一牺牲层30、侧墙5 1(即侧墙材料层50)、第二牺牲层60、第二硬掩模层71(即第二硬掩模层70)及第三硬掩模层81(即第三硬掩模层80)的材料时,应该考虑多种因素的综合影响,例如,在进行上述各个步骤时各种材料是否稳定,两种材料的刻蚀选择比等等。
    具体地,结合图7及图8所示,为了使上述步骤S2的刻蚀效果更佳,第一牺牲层30与第一硬掩模层20的刻蚀选择比应较高,较佳地,第一牺牲层30与第一硬掩模层20的刻蚀选择比大于10。当第一牺牲层30的材料为无定形碳,第一硬掩模层20的材料为氮氧化硅时,第一牺牲层30与第一硬掩模层20的刻蚀选择比大于20。
    结合图9及图10所示,为了使上述步骤S3的刻蚀效果更佳,侧墙材料层50与第一牺牲层30(即第一图形3 1)的刻蚀选择比应较高,侧墙材料层50与第一硬掩模层20的刻蚀选择比应较高,较佳地,侧墙材料层50与第一牺牲层30的刻蚀选择比大于10,侧墙材料层50与第一硬掩模层20的刻蚀选择比大于5。当第一牺牲层30的材料为无定形碳,第一硬掩模层20的材料为氮氧化硅,侧墙材料层50的材料为氮化硅时,侧墙材料层50与第一牺牲层30的刻蚀选择比大于10,侧墙材料层50与第一硬掩模层20的刻蚀选择比大于5。
    结合图11及图12所示,为了使上述步骤S5的刻蚀效果更佳,第一牺牲层30(即第一图形3 1)与第二牺牲层60的刻蚀选择比应较高,较佳地,第一牺牲层30与第二牺牲层60的刻蚀选择比大于10。当第一牺牲层30的材料为无定形碳,第二牺牲层60的材料为多晶硅时,第一牺牲层30与第二牺牲层60的刻蚀选择比大于15。
    结合图14及图15所示,为了使上述步骤S7的刻蚀效果更佳,第二硬掩 模层71与第二牺牲层60的刻蚀选择比应为1,第二硬掩模层71与第三硬掩模层81的刻蚀选择比应较高,较佳地,第二硬掩模层71与第三硬掩模层81的刻蚀选择比大于5,以确保在此步骤中在不影响第三硬掩模层81的前提下同步去除第二硬掩模层71与第二牺牲层60。需说明的是,由于刻蚀步骤会停止在第一硬掩模层20上,第二硬掩模层71与第二牺牲层60的刻蚀选择比不应严格限定为1,只要两者的刻蚀速率较为接近即可。当第二硬掩模层71的材料为氮化钛,第二牺牲层60的材料为多晶硅,第三硬掩模层81的材料为氧化硅时,第二硬掩模层71与第二牺牲层60的刻蚀选择比为1,第二硬掩模层71与第三硬掩模层8 1的刻蚀选择比为8。另外,由于此刻蚀步骤会停止在第一硬掩模层20上,还应使第二硬掩模层71与第一硬掩模层20的刻蚀选择比较高,第二牺牲层60与第一硬掩模层20的刻蚀选择比较高,较佳地,第二硬掩模层71与第一硬掩模层20的刻蚀选择比大于1,第二牺牲层60与第一硬掩模层20的刻蚀选择比大于1。当第二硬掩模层71的材料为氮化钛,第一硬掩模层20的材料为氮氧化硅,第二牺牲层60的材料为多晶硅时,第二硬掩模层71与第一硬掩模层20的刻蚀选择比为3,第二牺牲层60与第一硬掩模层20的刻蚀选择比为3。
    但是,不应将本发明中第一硬掩模层20的材料仅限定为氮氧化硅,第一牺牲层30的材料仅限定为无定形碳,侧墙51的材料仅限定为氮化硅,第二牺牲层60的材料仅限定为多晶硅,第二硬掩模层71的材料仅限定为氮化钛,第三硬掩模层81的材料仅限定为氧化硅,它们仅是本发明的优选方案,也可选择其它合适的材料,只要保证各种材料之间的刻蚀选择比符合上述要求即可实现本发明的技术方案。
    上述通过实施例的说明,应能使本领域专业技术人员更好地理解本发明,并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是 显而易见的。因此,本发明不应被理解为限制于本文所示的上述实施例,其?;し段вτ伤降娜ɡ笫槔唇缍?。

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