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    宾利娱乐重庆时时彩: 系统级芯片及其设计方法.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201310750121.3

    申请日:

    2013.12.31

    公开号:

    CN103678250A

    公开日:

    2014.03.26

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 专利权的转移IPC(主分类):G06F 15/78登记生效日:20180327变更事项:专利权人变更前权利人:赵建东变更后权利人:杭州芯讯科技有限公司变更事项:地址变更前权利人:浙江省杭州市西湖区翠苑新村二区学苑春晓花园8幢1201室变更后权利人:310015 浙江省杭州市滨江区长河街道江南大道588号恒鑫大厦主楼9层911|||授权|||专利申请权的转移IPC(主分类):G06F 15/78登记生效日:20161011变更事项:申请人变更前权利人:苏州君嬴电子科技有限公司变更后权利人:赵建东变更事项:地址变更前权利人:215124 江苏省苏州市江苏省苏州工业园区星湖街328号创意产业园1-B602单元变更后权利人:浙江省杭州市西湖区翠苑新村二区学苑春晓花园8幢1201室|||实质审查的生效IPC(主分类):G06F 15/78申请日:20131231|||公开
    IPC分类号: G06F15/78 主分类号: G06F15/78
    申请人: 苏州君嬴电子科技有限公司
    发明人: 张华; 胡红旗
    地址: 215124 江苏省苏州市苏州工业园区星湖街328号创意产业园1-B602单元
    优先权:
    专利代理机构: 上海专利商标事务所有限公司 31100 代理人: 张振军
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    法律状态
    申请(专利)号:

    CN201310750121.3

    授权公告号:

    ||||||||||||

    法律状态公告日:

    2018.04.13|||2017.04.05|||2016.11.02|||2014.04.23|||2014.03.26

    法律状态类型:

    专利申请权、专利权的转移|||授权|||专利申请权、专利权的转移|||实质审查的生效|||公开

    摘要

    本发明提供了一种系统级芯片及其设计方法,该系统级芯片包括第一部分电路和第二部分电路,其中,所述第一部分电路包括一个或多个SOC数字部件;所述第二部分电路包括一个或多个SOC模拟部件;所述第一部分电路和第二部分电路设置在不同的版图、裸片、芯片或者可编程器件上,所述第一部分电路和第二部分电路之间通过通信接口连接。本发明能够使得SOC在工艺节点升级过程中答复降低设计成本、缩短产品上市时间、降低流片风险。

    权利要求书

    权利要求书
    1.  一种系统级芯片,其特征在于,包括第一部分电路和第二部分电路,其中,
    所述第一部分电路包括一个或多个SOC数字部件;
    所述第二部分电路包括一个或多个SOC模拟部件;
    所述第一部分电路和第二部分电路设置在不同的版图、裸片、芯片或者可编程器件上,所述第一部分电路和第二部分电路之间通过通信接口连接。

    2.  根据权利要求1所述的系统级芯片,其特征在于,所述第一部分电路和第二部分电路共享同一外部存储器。

    3.  根据权利要求2所述的系统级芯片,其特征在于,所述通信接口为SERDES接口,
    所述第一部分电路包括:
    第一SERDES接口;
    第一通用SERDES数据链路层,与所述第一SERDES接口连接;
    所述第二部分电路包括:
    第二SERDES接口,与所述第一SERDES接口物理连接;
    第二通用SERDES数据链路层,与所述第二SERDES接口连接;
    内存控制器及物理层,与所述第二通用SERDES数据链路层连接,所述第二部分电路经由内存总线与所述外部存储器相连;
    其中,所述第一部分电路通过申请所述内存总线的使用权,经由所述第一通用SERDES数据链路层、第一SERDES接口、第二SERDES接口、第二通用SERDES数据链路层、内存控制器及物理层以及内存总线访问所述外部存储器;所述第二部分电路通过申请所述内存总线的使用权,经由所述内存控制器及物理层以及内存总线访问所述外部存储器。

    4.  根据权利要求2所述的系统级芯片,其特征在于,所述通信接口为SERDES接口,
    所述第一部分电路包括:
    第一SERDES接口;
    第一通用SERDES数据链路层,与所述第一SERDES接口连接;
    内存控制器及物理层,与所述第一通用SERDES数据链路层连接,所述第一部分电路经由内存总线与所述外部存储器相连;
    所述第二部分电路包括:
    第二SERDES接口,与所述第一SERDES接口物理连接;
    第二通用SERDES数据链路层,与所述第二SERDES接口连接;
    其中,所述第一部分电路经由所述内存总线访问所述外部存储器;所述第二部分电路经由所述第二通用SERDES数据链路层、第二SERDES接口、第一SERDES接口、第一通用SERDES数据链路层以及内存控制器及物理层以及内存总线访问所述外部存储器。

    5.  根据权利要求3或4所述的系统级芯片,其特征在于,所述第一部分电路还包括:
    片上总线,与所述第一通用SERDES数据链路层相连;
    事务处理单元和计算单元,与所述片上总线相连,该事务处理单元和计算单元经由所述片上总线、第一通用SERDES数据链路层以及第一SERDES接口访问所述第二部分电路。

    6.  根据权利要求5所述的系统级芯片,其特征在于,所述事务处理单元包括中央处理器、数字信号处理器、计数器和/或看门狗,所述计算单元包括:图形计算单元、视频计算单元和/或加解密计算单元。

    7.  根据权利要求5所述的系统级芯片,其特征在于,所述第一部分电路还包括以下电路??橹械囊桓龌蚨喔觯?BR>ADCs/DACs数据流协议层,与所述第一通用SERDES数据链路层相连和片上总线相连:
    高速接口应用层,与所述第一通用SERDES数据链路层和片上总线相连;
    存储通信数字接口,与所述片上总线相连;
    系统锁相环,产生第一数字逻辑驱动时钟以供所述第一部分电路中的其他电路??槭褂?。

    8.  根据权利要求7所述的系统级芯片,其特征在于,所述ADCs/DACs数据流协议层包括音频DAC的数据处理???、视频ADC的数据处理??楹?或触摸屏的数据处理???;所述高速接口应用层包括USB接口应用层、PCIe接口应用层、SATA接口应用层和/或HDMI接口应用层;所述存储通信数字接口包括SDMMC数字接口、UART数字接口和/或SPI数字接口。

    9.  根据权利要求7所述的系统级芯片,其特征在于,所述第一通用SERDES数据链路层将来自所述片上总线的数据流、所述ADCs/DACs数据流协议层的数据流以及来自所述高速接口应用层的数据流进行数据融合,管理融合后的数据流,并建立数据流发送、接收以及重发机制。

    10.  根据权利要求3或4所述的系统级芯片,其特征在于,所述第二部分电路还包括以下电路??橹械囊桓龌蚨喔觯?BR>高速接口协议层,与所述第二通用SERDES数据链路层相连;
    数字接口,与所述第二通用SERDES数据链路层相连;
    协处理单元,与所述第二通用SERDES数据链路层相连;
    物理层,与所述高速接口协议层相连;
    ADCs和DACs,与所述数字接口相连;
    音视频锁相环,产生第二数字逻辑驱动时钟以供所述第二部分电路中的其他电路??槭褂?。

    11.  根据权利要求10所述的系统级芯片,其特征在于,所述高速接口协议层将来自高速接口应用层的数据流打包封装成符合接口定义的协议包并发送至所述物理层;所述数字接口产生所述ADCs和DACs的时序接口,并将数据发送至相应的DACs或者从相应的ADCs将数据读入;所述物理层包括SATA物理层、USB 物理层、PCIe物理层和/或HDMI物理层;所述协处理单元用于所述第二部分电路的运行初始化和运行控制。

    12.  根据权利要求10所述的系统级芯片,其特征在于,所述第二通用SERDES数据链路层拆分由所述第一通用SERDES数据链路层融合后的数据流或者封装上行链路数据,其中,拆分后的数据流被分别发送至所述高速接口协议层、ADCs和DACs、或者所述协处理单元。

    13.  根据权利要求3或4所述的系统级芯片,其特征在于,所述第一SERDES接口和第二SERDES接口包括串并/并串器、收发FIFO、接收数据对齐部件、时钟管理器、收发线路接口、线路编解码器和/或通道绑定部件。

    14.  根据权利要求2所述的系统级芯片,其特征在于,所述通信接口为DDR接口,所述第一部分电路包括:
    第一DDR主控制器及物理层;
    所述第二部分电路包括:
    DDR从控制器,与所述第一DDR主控制器及物理层连接;
    第二DDR主控制器及物理层,与所述DDR从控制器连接,所述DDR主控制器及物理层经由内存总线与外部存储器相连;
    其中,所述第一部分电路通过申请所述内存总线的使用权,经由所述第一DDR主控制器及物理层、DDR从控制器、第二DDR主控制器及物理层以及内存总线访问所述外部存储器;所述第二部分电路通过申请所述内存总线的使用权,经由所述第二DDR主控制器及物理层和内存总线访问所述外部存储器。

    15.  根据权利要求14所述的系统级芯片,其特征在于,所述第一部分电路还包括:
    片上总线,与所述第一DDR主控制器及物理层连接;
    事务处理单元和计算单元,与所述片上总线相连,该事务处理单元和计算单元经由所述片上总线和第一DDR主控制器及物理层接口访问所述第二部分电路。

    16.  根据权利要求15所述的系统级芯片,其特征在于,所述事务处理单元包括中央处理器、数字信号处理器、计数器和/或看门狗,所述计算单元包括:图形计算单元、视频计算单元和/或加解密计算单元。

    17.  根据权利要求15所述的系统级芯片,其特征在于,所述第一部分电路还包括以下电路??橹械囊桓龌蚨喔觯?BR>ADCs/DACs数据流协议层,与所述片上总线以及第一DDR主控制器及物理层相连:
    高速接口应用层,与所述片上总线以及第一DDR主控制器及物理层相连;
    存储通信数字接口,与所述片上总线相连;
    系统锁相环,产生第一数字逻辑驱动时钟以供所述第一部分电路中的其他电路??槭褂?。

    18.  根据权利要求17所述的系统级芯片,其特征在于,所述ADCs/DACs数据流协议层包括音频DAC的数据处理???、视频ADC的数据处理??楹?或触摸屏的数据处理???;所述高速接口应用层包括USB接口应用层、PCIe接口应用层、SATA接口应用层和/或HDMI接口应用层;所述存储通信数字接口包括SDMMC数字接口、UART数字接口和/或SPI数字接口。

    19.  根据权利要求17所述的系统级芯片,其特征在于,所述第一DDR主控制器及物理层将来自所述片上总线的数据流、所述ADCs/DACs数据流协议层的数据流以及来自所述高速接口应用层的数据流进行数据融合,管理融合后的数据流,并建立数据流发送、接收以及重发机制。

    20.  根据权利要求14所述的系统级芯片,其特征在于,所述第二部分电路还包括以下电路??橹械囊桓龌蚨喔觯?BR>高速接口协议层,与所述DDR从控制器相连;
    数字接口,与所述DDR从控制器相连;
    协处理单元,与所述DDR从控制器相连;
    物理层,与所述高速接口协议层相连;
    ADCs和DACs,与所述数字接口相连;
    音视频锁相环,产生第二数字逻辑驱动时钟以供所述第二部分电路中的其他电路??槭褂?。

    21.  根据权利要求20所述的系统级芯片,其特征在于,所述高速接口协议层将来自高速接口应用层的数据流打包封装成符合接口定义的协议包并发送至所述物理层;所述数字接口产生所述ADCs和DACs的时序接口,并将数据发送至相应的DACs或者从相应的ADCs将数据读入;所述物理层包括SATA物理层、USB物理层、PCIe物理层和/或HDMI物理层;所述协处理单元用于所述第二部分电路的运行初始化和运行控制。

    22.  根据权利要求20所述的系统级芯片,其特征在于,所述DDR从控制器拆分由所述第一DDR主控制器及物理层融合后的数据流或者封装上行链路数据,其中,拆分后的数据流被分别发送至所述第二DDR主控制器及物理层、高速接口协议层、ADCs和DACs、或者所述协处理单元。

    23.  一种系统级芯片设计方法,其特征在于,包括:
    将各个电路??榛治谝徊糠值缏泛偷诙糠值缏?,所述第一部分电路包括一个或多个SOC数字部件,所述第二部分电路包括一个或多个SOC模拟部件;
    将所述第一部分电路和第二部分电路设置在不同的版图、裸片、芯片或者可编程器件上,所述第一部分电路和第二部分电路之间通过通信接口连接。

    24.  根据权利要求23所述的系统级芯片设计方法,其特征在于,所述第一部分电路和第二部分电路共享同一外部存储器。

    25.  根据权利要求23所述的系统级芯片设计方法,其特征在于,所述通信接口为SERDES接口或DDR接口。

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    系统 芯片 及其 设计 方法
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