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    重庆时时彩正反位积合: 一种硬件加速器.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201210396425.X

    申请日:

    2012.10.18

    公开号:

    CN103777918A

    公开日:

    2014.05.07

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 5/06申请日:20121018|||公开
    IPC分类号: G06F5/06; G06F9/48 主分类号: G06F5/06
    申请人: 苏州简约纳电子有限公司
    发明人: 陆栋; 范小岗; 杨鹏; 冯海强
    地址: 215021 江苏省苏州市苏州工业园区金鸡湖大道1355号国际科技园A0305
    优先权:
    专利代理机构: 北京亿腾知识产权代理事务所 11309 代理人: 陈霁
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210396425.X

    授权公告号:

    ||||||

    法律状态公告日:

    2018.06.26|||2014.06.11|||2014.05.07

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明涉及一种硬件加速器,该硬件加速器包括:数据收发接口,用于接收或发送数据;算法处理单元,与所述数据收发接口连接,用于实现数据的加解密和完整性?;?;DMA请求/响应单元,用于向DMA发送数据的接收或发送请求。本发明通过系统DMA参与数据的加解密和完整性?;?,提高了数据处理效率,并通过算法处理单元实现了数据加解密和完整性?;ち魉?,进一步提高了硬件加速器的处理效率。

    权利要求书

    权利要求书
    1.  一种硬件加速器,其特征在于包括:
    数据收发接口,用于接收或发送数据;
    算法处理单元,与所述数据收发接口连接,用于实现数据的加解密和完整性?;?;
    DMA请求/响应单元,用于向DMA发送数据的接收或发送请求。

    2.  根据权利要求1所述的硬件加速器,其特征在于还包括:
    和所述数据收发接口一输出端连接的第一存储器,用于缓存所述数据收发接口接收的数据,以及
    和所述算法处理单元一输出端连接的第二存储器,用于缓存所述算法处理单元处理后的数据。

    3.  根据权利要求1所述的硬件加速器,其特征在于,所述第一存储器和所述第二存储器分别设置水标,所述DMA请求/响应单元根据所述水标判断是否向DMA发送数据的接收或发送请求。

    4.  根据权利要求1所述的硬件加速器,其特征在于还包括:
    寄存器配置单元,与所述数据收发接口和所述算法处理单元连接,用于设置工作模式以及配置相应地参数,所述工作模式包括DMA工作模式和寄存工作模式,所述配置相应地参数包括配置控制参数和算法参数。

    5.  根据权利要求1所述的硬件加速器,其特征在于还包括:
    中断控制器,与所述算法处理单元的另一输出端连接,用于发送所述算法处理单元产生的中断请求。

    6.  根据权利要求3所述的硬件加速器,其特征在于,所述算法处理单元包括:
    完整性?;ご淼ピ?,用于生成MAC值;
    密钥生成单元,用于生成密钥流。

    7.  根据权利要求6所述的硬件加速器,其特征在于,所述算法处理单元 还包括:
    上行链路控制器,一输入端与所述第一存储器连接,另一输入端分别与所述完整性?;ご淼ピ雍退雒茉可傻ピ?,输出端与所述第二存储器连接,用于拼接来自所述第一存储器存储的上行数据和MAC值,并加密。

    8.  根据权利要求7所述的硬件加速器,其特征在于,所述算法处理单元还包括:
    下行链路控制器;一输入端与所述第一存储器连接,另一输入端与所述密钥生成单元连接,输出端与MAC控制器的输入端连接,用于对接收的下行数据进行解密。

    9.  根据权利要求8所述的硬件加速器,其特征在于,所述算法处理单元还包括:
    MAC控制器,一输入端与所述下行链路控制器连接,另一输入端与所述完整性?;ご淼ピ?,输出端与所述第二存储器连接,用于拼接和发送解密后的下行数据与MAC值。

    10.  根据权利要求9所述的硬件加速器,其特征在于,所述算法处理单元还包括:
    第三存储器,输入端与所述下行链路控制器连接,输出端与所述的MAC控制器和所述完整性?;ご淼ピ?,用于缓存下行解密后的数据,以及向所述完整性?;ご淼ピ涑鏊龌捍娴南滦薪饷芎蟮氖?;和/或
    第四存储器,输出端与所述上行链路控制器和所述下行链路控制器连接,输入端与所述密钥生成单元连接,用于缓存密钥流信息。

    关 键 词:
    一种 硬件 加速器
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