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    重庆时时彩带人回血: 具有接地屏蔽结构的半导体器件.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201210425591.8

    申请日:

    2012.10.30

    公开号:

    CN103794592A

    公开日:

    2014.05.14

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):H01L 23/522申请日:20121030|||公开
    IPC分类号: H01L23/522; H01F17/00 主分类号: H01L23/522
    申请人: 中芯国际集成电路制造(上海)有限公司
    发明人: 程仁豪; 王西宁; 刘凌
    地址: 201203 上海市浦东新区张江路18号
    优先权:
    专利代理机构: 北京集佳知识产权代理有限公司 11227 代理人: 骆苏华
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210425591.8

    授权公告号:

    ||||||

    法律状态公告日:

    2016.10.05|||2014.06.11|||2014.05.14

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    一种具有接地屏蔽结构的半导体器件。所述接地屏蔽结构包括:衬底;位于衬底表面的接地环;位于衬底表面、被接地环包围的接地屏蔽结构,其中,所述接地屏蔽结构包括:多个同轴的导电环及沿导电环的半径方向贯穿多个导电环的金属线,且金属线与接地环电连接;位于所述接地屏蔽结构和电子器件之间的;位于绝缘层上的电子器件。所述接地屏蔽结构能够有效降低电子器件的衬底损耗。

    权利要求书

    权利要求书
    1.  一种具有接地屏蔽结构的半导体器件,其特征在于,包括:
    衬底;
    位于衬底表面的接地环;
    位于衬底表面、被接地环包围的接地屏蔽结构,其中,所述接地屏蔽结构包括:多个同轴的导电环及沿导电环的半径方向贯穿多个导电环的金属线,且金属线与接地环电连接;
    位于所述接地屏蔽结构和电子器件之间的;
    位于绝缘层上的电子器件。

    2.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述接地屏蔽结构为单一覆层结构或者多层堆叠结构。

    3.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,当所述接地屏蔽结构为单一覆层结构时,所述导电环为形成在衬底表面有源区层的有源区环、形成在衬底表面多晶硅层的多晶硅环或形成在衬底表面金属层的金属环。

    4.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面有源区层的有源区环和形成在有源区层表面的多晶硅层的多晶硅环。

    5.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面有源区层的有源区环和形成在有源区层表面的金属层的金属环。

    6.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。

    7.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,当 所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面的有源区层的有源区环、形成在有源区层上方的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。

    8.  根据权利要求3、5、6或7所述的具有接地屏蔽结构的半导体器件,其特征在于,所述金属环为一层或多层堆叠结构。

    9.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,金属线贯穿单一覆层的导电环与接地环连接或金属线贯穿多层堆叠结构的最上层导电环与接地环连接。

    10.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述导电环具有1~2个开口。

    11.  根据权利要求3、4、5、6或7所述的具有接地屏蔽结构的半导体器件,其特征在于,所述有源区环的材料为硅、锗、砷化镓或锗硅,所述金属环材料为铜或铝。

    12.  根据权利要求11所述的具有接地屏蔽结构的半导体器件,其特征在于,所述有源区环表面具有金属硅化物层。

    13.  根据权利要求2所述的具有接地屏蔽结构的半导体器件,其特征在于,所述接地屏蔽结构的单一覆层内或多层堆叠结构的每一层内具有2~100个同轴的导电环。

    14.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述导电环的形状为三角形、正方形、圆形或者八边形,所述导电环的宽度为0.1微米~100微米。

    15.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述电子器件为电感、变压器或巴伦。

    16.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述电子器件在衬底的投影位于所述接地屏蔽结构在衬底的投影内。

    17.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述衬底为硅衬底、锗衬底、绝缘体上硅衬底、碳化硅衬底、锗硅衬底、氮化镓衬底或玻璃衬底。

    18.  根据权利要求1所述的具有接地屏蔽结构的半导体器件,其特征在于,所述衬底内具有与衬底掺杂类型相反的掺杂阱。

    说明书

    说明书具有接地屏蔽结构的半导体器件
    技术领域
    本发明涉及半导体技术领域,特别涉及一种具有接地屏蔽结构的半导体器件。
    背景技术
    在现有的集成电路,例如CMOS射频集成电路中,电感是一种重要的电学器件,其性能参数直接影响了集成电路的性能。现有技术中,集成电路中的电感大多采用平面电感,例如平面螺旋电感。所述平面电感为金属导线在衬底或介质层表面绕制而成,相对于传统的绕线电感,平面电感具有成本低、易于集成、噪声小和功耗低的优点,更重要的是能与现今的集成电路工艺兼容。电感的品质因素Q为存储于电感中的能量和每一个振荡周期损耗能量的比值,因此电感的品质因素Q越高,电感器的效率就越高,性能越好。现有的平面电感品质因数Q过低,使得电感性能不良,从而影响集成电路的性能。并且在标准CMOS工艺中,由于组成螺旋电感的金属连线电阻较高,高频硅基衬底的损耗较大,使得硅基螺旋电感的品质因素普遍不高。
    一方面,电感产生的电场在衬底的对应部分感应出极性相反的电荷。电感的不同部位之间存在交流电压差,导致对应衬底之间也存在交流电压差,而衬底是半导体,有压差必然有电流,称为电容耦合衬底电流。这一电流会引起欧姆损耗。
    另一方面,平面螺旋和垂直叠层结构电感与集成电路互连结构相兼容,但是采用这样结构的电感磁场就会垂直地穿过衬底。根据楞次定律,交变的电感磁场会在衬底产生交变的涡流。涡流会将磁能转换来的电能以焦热的形式散发掉。涡流流动方向与电感中电流流动方向相反,使得涡流产生的磁场方向与电感产生的磁场方向相反,降低了电感值。
    标准的CMOS的衬底是半导体,在高频的时候,衬底的损耗是电感损耗的主要原因。现有技术中采用接地屏蔽结构来减少电感的衬底损耗。
    请参考图1,为现有的屏蔽结构的俯视图。所述接地屏蔽结构包括接地环10和位于接地环内部的图形化结构20。所述图形化结构20的材料为半导体材料,所述图形化结构20的电阻低于衬底电阻,电感的电场线就会终止在屏蔽层表面,不会进一步进入衬底,从而避免在衬底内形成电流,降低了衬底的电能损耗。但是所述图形化结构在高频情况下会形成较大的耦合电容,并且所述屏蔽结构中间区域连接面积较大,会产生较大的涡流损耗,使得电感的Q值下降。
    更多接地屏蔽结构请参考公开号为US20090250262A1的美国专利文件。
    发明内容
    本发明解决的问题是提供一种具有接地屏蔽结构的半导体器件及其形成方法。利用所述接地屏蔽结构可以有效减少电感的衬底损耗并且提高电感的品质因素Q。
    为解决上述问题,本发明的技术方案提出了一种具有接地屏蔽结构的半导体器件,包括:衬底;位于衬底表面的接地环;位于衬底表面、被接地环包围的接地屏蔽结构,其中,所述接地屏蔽结构包括:多个同轴的导电环及沿导电环的半径方向贯穿多个导电环的金属线,且金属线与接地环电连接;位于所述接地屏蔽结构和电子器件之间的;位于绝缘层上的电子器件。
    优选的,所述接地屏蔽结构为单一覆层结构或者多层堆叠结构。
    优选的,当所述接地屏蔽结构为单一覆层结构时,所述导电环为形成在衬底表面有源区层的有源区环、形成在衬底表面多晶硅层的多晶硅环或形成在衬底表面金属层的金属环。
    优选的,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包 括:形成在衬底表面有源区层的有源区环和形成在有源区层表面的多晶硅层的多晶硅环。
    优选的,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面有源区层的有源区环和形成在有源区层表面的金属层的金属环。
    优选的,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。
    优选的,当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括:形成在衬底表面的有源区层的有源区环、形成在有源区层上方的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。
    优选的,其特征在于,所述金属环为一层或多层堆叠结构。
    优选的,金属线贯穿单一覆层的导电环与接地环连接或金属线贯穿多层堆叠结构的最上层导电环与接地环连接。
    优选的,所述导电环具有1~2个开口。
    优选的,所述有源区环的材料为硅、锗、砷化镓或锗硅,所述金属环材料为铜或铝。
    优选的,所述有源区环表面具有金属硅化物层。
    优选的,所述接地屏蔽结构的单一覆层内或多层堆叠结构的每一层内具有2~100个同轴的导电环。
    优选的,所述导电环的形状为三角形、正方形、圆形或者八边形,所述导电环的宽度为0.1微米~100微米。
    优选的,所述电子器件为电感、变压器或巴伦。
    优选的,所述半导体器件在衬底的投影位于所述接地屏蔽结构在衬底的投影内。
    优选的,所述衬底为硅衬底、锗衬底、绝缘体上硅衬底、碳化硅衬底、锗硅衬底、氮化镓衬底或玻璃衬底。
    优选的,所述衬底内具有与衬底掺杂类型相反的掺杂阱。
    与现有技术相比,本发明具有以下优点:
    本技术方案中,所述接地屏蔽结构的导电环之间通过金属线与接地环连接。由于金属线将内外环连结并接地,使所有金属线在连结处具有固定的电位,但因为金属线有电阻,并且导电环具有一定的长度和电阻,在高频情况下,在远离联结处的位置,电位会不相等,对高频信号而言就具有了电位差;在高频的情况下,同一层内的环与环没有联结的区域形成等效串联的耦合电容,中间的导电环既作为与相邻内圈的导电环形成的耦合电容的下极板又作为与相邻外圈之间形成的耦合电容的上级板。同一层内导电环的圈数越多,则等效串联的耦合电容越多,电容值越小。耦合电容变小能够降低能量的损耗,从而有效提高电感的Q值,降低电感、变压器和巴伦等器件的衬底损耗。
    本发明的技术方案中,本发明的接地屏蔽结构具有至少一层的左右对称且具有1~2个开口的导电环,使得所述接地屏蔽结构上方的电感、变压器或巴伦等半导体器件产生的垂直于衬底及接地屏蔽结构的磁场在屏蔽结构内产生的感应电流不能在导电环内连续形成大的涡流,能够降低屏蔽结构的涡流损耗,避免降低电感的Q值。
    进一步的,所述接地屏蔽结构的图形方向与其上方的电子器件形成的发散电场的方向基本垂直,能够更大程度的屏蔽掉电场对于衬底上其他区域的影响,降低衬底损耗。
    附图说明
    图1是一种现有的接地屏蔽结构的俯视图;
    图2是本发明的第一实施例中接地屏蔽结构和接地环的俯视图;
    图3是本发明的第一实施例中接地屏蔽结构和接地环的剖面示意图;
    图4是本发明的第二实施例中接地屏蔽结构和接地环的剖面示意图;
    图5是本发明的第二实施例中接地屏蔽结构的第一有源区环和接地环的第二有源区环的俯视图;
    图6是本发明的第二实施例中接地屏蔽结构的多晶硅环的俯视图;
    图7是本发明的第二实施例中接地屏蔽结构的第一金属环和接地环的第二金属环及金属线的俯视图;
    图8是本发明的第二实施例中接地屏蔽结构上方的电感的第一平面螺旋环的俯视图;
    图9是本发明的第二实施例中接地屏蔽结构上方的电感的第二平面螺旋环的俯视图;
    图10是本发明的实施例中具有接地屏蔽结构的电感、不具有接地屏蔽结构和具有现有技术中的接地屏蔽结构的电感在不同频率下的Q值曲线图。
    具体实施方式
    如背景技术所述,现有的接地屏蔽结构在高频情况下会形成较大的耦合电容,并且所述屏蔽结构中间区域连接面积较大,会产生较大的涡流损耗,使得电感的Q值下降。
    为解决上述问题,本发明提出了具有接地屏蔽结构的半导体器件,所述接地屏蔽结构位于衬底表面、被接地环包围且位于电子器件下方,包括多个同轴的导电环及沿导电环的半径方向贯穿多个导电环的金属线,且金属线与接地环电连接。采用本发明的技术方案形成的接地屏蔽结构,能够有效减小耦合电容,降低涡流损耗。
    为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图 对本发明的具体实施方式做详细的说明。所描述的实施例仅仅是本发明的可实施方式的一部分,而不是其全部。在详述本发明实施例时,为便于说明,示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明的?;し段?。此外,在实际制作中应包含长度、宽度及深度的三维空间尺寸。根据所述实施例,本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式,都属于本发明的?;し段?。因此本发明不受下面公开的具体实施的限制。
    第一实施例
    请参考图2,为本实施例所述的接地屏蔽结构和接地环的俯视图,其中衬底、隔离结构、介质层未表示。
    本实施例中提供的接地屏蔽结构,由衬底表面的第一有源区环120和金属线140组成,并且所述接地屏蔽结构通过接地环110接地。
    具体的,所述有源区环120位于衬底表面,本实施例中,所述有源区环120共8个,在本发明的其他实施例中,所述有源区环的数量可以是2~100中的任意数,例如10个、20个或50个。所述有源区环120形状为八边形。
    所述接地环110位于所述有源区环120的外侧,包围所述有源区环120,所述接地环110为八边形。在本发明的其他实施例中,所述接地环的形状可以与接地屏蔽结构的有源区环的形状一样,也可以不一样。有源区环120和接地环110的宽度为0.1微米~100微米。所述接地环110和有源区环120具有两个开口,且所述开口与AA’方向垂直即所述开口相对。并且,金属线140通过栓塞(未示出)将所述有源区环120从内至外与接地环110连接。在本发明的其他实施例中,所述有源区环也可以具有一个开口,所述开口也可以位于有源区环的任意位置。
    请参考图3,为图2中的接地屏蔽结构和接地环在AA’方向上的剖面示意 图。
    具体的,本实施例的接地屏蔽结构包括:衬底100;位于所述衬底表面的有源区环120、位于有源区环120外侧的接地环110及所述有源区环和接地环之间的浅沟道隔离结构101,所述有源区环120和接地环110可以直接在衬底的表面通过刻蚀和掺杂形成,也可以在衬底表面形成外延层之后,在外延层内刻蚀形成;位于有源区环120、接地环110及浅沟道隔离结构101表面的第一介质层130;所述第一介质层130内具有导电栓塞131,所述栓塞一端与有源区环120表面连接,另一端与第一介质层表面的金属线140相连。所述金属线140通过导电栓塞将开口两侧的有源区环从内到外连接至接地环。本发明的实施例中,所述有源区环120为P掺杂或N掺杂,其电阻小于衬底电阻。在本发明的其他实施例中,所述有源区环120表面还形成有金属硅化物层,降低有源区环的电阻。
    所述衬底100的材料包括硅衬底、锗衬底、绝缘体上硅衬底、碳化硅衬底、锗硅衬底、氮化镓衬底或玻璃衬底,可以是体材料也可以是复合结构如绝缘体上硅。并且所述衬底100内还可以具有与衬底掺杂类型相反的掺杂阱。多数衬底的类型是P型半导体,采用PN结衬底隔离可以降低电感与衬底之间的耦合电容。本领域的技术人员可以根据衬底100上形成的半导体器件选择所述衬底100的类型,因此所述衬底的类型不应限制本发明的?;し段?。
    由于所述金属线通过接地环接地之后,所述金属线与有源区环连接处具有固定电位。但因为金属线有电阻,并且同轴的有源区环具有一定的长度和电阻,在远离连接处的位置,电位会不相等,在高频情况下会出现耦合电容,对高频信号而言就具有了电位差;在高频的情况下,环与环没有联结的区域会就形成了等效串联的耦合电容,中间的有源区环既作为与相邻内圈的有源区环形成的耦合电容的下极板又作为与相邻外圈的有源区环之间形成的耦合电容的上极板。同一层内导电环的圈数越多,则等效串联的耦合电容越多, 电容值越小。减小耦合电容能降低在屏蔽结构上方的电子器件的能量损耗。第二实施例
    请参考图4、图5、图6和图7,图4为本发明的第二实施例的接地屏蔽结构和接地环的剖面示意图;图5为所述接地屏蔽结构的第一有源区环220和接地环的第二有源区环210的俯视图;图6为本实施例中接地屏蔽结构的多晶硅环的俯视图;图7为本实施例的接地屏蔽结构的第一金属环420和接地环的第二金属环410及金属线440的俯视图。
    图1中所述,为所述接地屏蔽结构在AA’方向的剖面示意图。本实施例的接地屏蔽结构包括:第一有源区环220、多晶硅环320和第一金属环420(请参考图7)及金属线440(请参考图7)。接地环包括:第二有源区环210和第二金属环410(请参考图7)。
    具体的,所述接地屏蔽结构包括:衬底200;位于所述衬底表面的第一有源区环220;位于所述第一有源区环220之间浅沟道隔离结构201;位于第一有源区环220、第二有源区环210及浅沟道隔离结构201表面的第一介质层230;位于所述第一介质层表面的多晶硅环320以及第二介质层330;位于所述第二介质层330表面的第二金属环410(请参考图7);位于第二介质层330内的第一导电栓塞331,所述第一导电栓塞331的一端与多晶硅环320连接,另一端与第一金属线440连接。
    具体的,接地环包括:位于第一有源区环220外侧,包围所述第一有源区环220的第二有源区环210;位于第一金属环420外侧,包围所述第一金属环420的第二金属环410(请参考图7)。所述第二金属环和第二有源区环通过第二导电栓塞332连接,所述第二导电栓塞332贯穿所述第一介质层230和第二介质层330,所述第二导电栓塞332的一端与第二有源区环210连接,另一端与第二金属环410(请参考图7)连接。
    所述衬底200的材料包括硅衬底、锗衬底、绝缘体上硅衬底、碳化硅衬底、锗硅衬底、氮化镓衬底或玻璃衬底,可以是体材料也可以是复合结构如绝缘体上硅。并且所述衬底200内还可以具有与衬底掺杂类型相反的掺杂阱。多数衬底的类型是P型半导体,采用PN结衬底隔离可以降低电感与衬底之间的耦合电容。本领域的技术人员可以根据衬底200上形成的半导体器件选择所述衬底200的类型,因此所述衬底的类型不应限制本发明的?;し段?。
    请参考图5,为所述接地屏蔽结构的第一有源区环220和接地环的第二有源区环210的俯视图。本实施例中,所述第一有源区环220一共8个,在本发明的其他实施例中,所述第一有源区的数量可以是2~100中的任意数,例如10个、20个或50个。所述第一有源区环220和第二有源区环210的形状为八边形,并且所述第一有源区环和第二有源区环的宽度为0.1微米~100微米。并且,在所述第一有源区环和第二有源区环具有两个开口,且所述开口与AA’方向垂直。在本发明的其他实施例中,所述第一有源区环和第二有源区环也可以只有一个开口。且所述开口与AA’方向垂直。所述第一有源区环和第二有源区环可以直接在衬底内形成,也可以是在衬底表面形成外延层之后,在外延层内刻蚀形成第一有源区环220及第二有源区环210。在本发明的其他实施例中,所述第一有源区环和第二有源区环的形状可以相同也可以不同。
    请参考图6,为本实施例中接地屏蔽结构的多晶硅环的俯视图。所述多晶硅环320共8个,在本发明的其他实施例中,所述多晶硅环的数量可以是2~100中的任意数,例如10个、20个或50个。所述多晶硅环的形状为八边形,宽度为0.1微米~100微米。并且,在所述多晶硅环320的相对边的位置有两个开口,且所述开口与AA’方向垂直。在本发明的其他实施例中,所述多晶硅环也可以只有一个开口。。所述多晶硅环320位于第一介质层230表面。
    请参考图7中所示的为所述接地屏蔽结构的第一金属环420和接地环的 第二金属环410及金属线440的俯视图。
    具体的,所述第一金属环420和接地环的第二金属环410及金属线440位于第二介质层之上,第二金属环410位于第一金属环外侧,包围所述第一金属环。所述第一金属环420共8个,在本发明的其他实施例中,所述第一金属环420的数量可以是2~100中的任意数,例如10个、20个或50个。第一金属环420和第二金属环410的环形状为八边形,并且宽度为0.1微米~100微米。所述第二金属环410和第一金属环420具有两个相对的开口,且所述开口与AA’方向垂直,将所述结构分成左右对称的两个部分。在本发明的其他实施例中,所述第一有金属环和第二金属环也可以只有一个开口。所述金属线440将第一金属环420从内到外连接至第二金属环410。所述金属材料为铜或铝。所述金属线440将第一金属环420从内到外等电位连接,并通过接地环的第二金属环410接地。
    在本发明的其他实施例中,所述接地屏蔽结构顶部的第二金属环还可以是多层结构,顶层的金属环通过金属线从内至外连接至接地环,层间具有介质层以及等电位连接的导电栓塞。所述接地环的第二有源区环210和第二金属环410接地,所述具有开口的接地环能够吸收屏蔽结构上方的电场,防止所述电感和附近的其他电路发生串扰,有效隔绝衬底噪音。
    本实施例中,所述第一介质层230、第二介质层330的材料为氧化硅或氮化硅。所述第一导电栓塞331和第二导电栓塞332的材料为钨、铝或铜。
    在本发明的其他实施例中,所述接地屏蔽结构为单一覆层结构或者多层堆叠结构。当所述接地屏蔽结构为单一覆层结构时,所述导电环为形成在衬底表面有源区层的有源区环、形成在衬底表面多晶硅层的多晶硅环或形成在衬底表面金属层的金属环;当所述接地屏蔽结构为多层堆叠结构时,所述接地屏蔽结构包括以下情况中的一种:形成在衬底表面有源区层的有源区环和形成在有源区层表面的多晶硅层的多晶硅环;形成在衬底表面有源区层的有 源区环和形成在有源区层表面的金属层的金属环;形成在衬底表面的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环;形成在衬底表面的有源区层的有源区环、形成在有源区层上方的多晶硅层的多晶硅环和形成在多晶硅层表面的金属层的金属环。其中,所述金属环为一层或多层堆叠结构,所述金属线贯穿单一覆层的导电环与接地环连接或贯穿多层堆叠结构的最上层导电环与接地环连接。
    所述有源区环、多晶硅环、一层或多层的金属环的形状可以是三角形、正方形、圆形或者八边形,宽度为0.1微米~100微米,同一层内具有2~100个导电环,所述导电环具有1~2个开口,每一层的有源区环、多晶硅环、金属环的开口位置也可以位于任意位置,并且不同层之间的开口数目和位置也可以不一致。
    本发明的实施例中,所述具有接地屏蔽结构的半导体器件还包括所述接地屏蔽结构上方的电感,所述电感为平面螺旋电感。请参考图8和图9,图8为所述电感的第一平面螺旋环的俯视图,图9为所述电感的第二平面螺旋环的俯视图。
    请参考图8,所述第一平面螺旋环位于所述接地屏蔽结构顶层的绝缘层(未示出)上方,具有第一金属环500、接触点501、接触点502、接触层510和接触层520。
    请参考图9,所述第二平面螺旋环位于第一平面螺旋环上方,所述第一平面螺旋环和第二平面螺旋环之间具有介质层。所述第二平面螺旋环,具有金属环600、接触点601、接触点602、接触层610和接触层620。
    所述第一平面螺旋环和第二平面螺旋环的接触点和接触点之间通过第一平面螺旋环和第二平面螺旋环之间的介质层内的导电栓塞连接。具体的,接触点601和接触点501通过导电栓塞连接,接触点602和接触点502通过导 电栓塞连接,接触层610和接触层510通过导电栓塞连接,接触层620和接触层520通过导电栓塞连接。所述第一平面螺旋环和第二平面螺旋环的形状为八边形。
    在本发明的其他实施例中,在所述接地屏蔽结构上方,还可以具有不同形状的平面螺旋电感,例如三角形、正方形、圆形或者八边形,所述形状可以与屏蔽结构导电环的形状相同,也可以不相同。所述平面螺旋可以具有多层的平面螺旋环,所述平面螺旋电感的环形状可以与接地屏蔽结构的环形状相同也可以不同。在本发明的其他实施例中,在所述接地屏蔽结构上方,还可以形成变压器、巴伦等能产生磁场在衬底内形成涡流,形成涡流损耗的电子器件。
    所述电感、变压器和巴伦等电子器件在衬底上的投影位于所述接地屏蔽结构在衬底上的投影内,从而确保所述电子器件产生的垂直于所述衬底的磁场在接地屏蔽结构的面积范围内。
    本实施例的接地屏蔽结构上方具有电感时,所述电感在衬底表面的投影位于所述接地屏蔽结构在衬底表面的投影面之内。所述电感产生的磁场垂直于衬底表面,并且位于接地屏蔽结构范围之内。由于所述接地屏蔽结构的导电环具有开口,无法形成闭合回路,所以,电感产生的磁场不会在所述接地屏蔽结构内产生感应电流而产生与电感的磁场方向相反的磁场,从而避免了电感的磁场能量在接地屏蔽结构上的损耗。同时,由于衬底和电感之间具有接地的屏蔽结构,且所述屏蔽结构的导电环,电阻均小于衬底电阻,所以电感的电场线会终止在屏蔽层上表面,不会进一步进入衬底,从而降低衬底的电能损耗。又由于所述接地屏蔽的顶层环由内到外通过金属线连接,由于金属线将内外环连结并接地,使所有金属线在连结处具有固定的电位,但因为金属线有电阻,并且导电环具有一定的长度和电阻,在远离连接处的位置,电位会不相等,在高频情况下会出现耦合电容,对高频信号而言就具有了电 位差;在高频的情况下,同一层内的环与环没有连接的区域会就形成了等效串联的耦合电容,中间的导电环既作为与相邻内圈的导电环形成的耦合电容的下极板又作为与相邻外圈之间形成的耦合电容的上极板。同一层内导电环的圈数越多,则等效串联的耦合电容越多,实际的电容值越小。耦合电容变小能够降低能量的损耗,从而有效提高电感的Q值,降低电感、变压器和巴伦等器件的衬底损耗。
    并且,所述接地屏蔽结构的导电环的方向与其上方的电子器件形成的发散电场的方向基本垂直,能够更大程度的屏蔽掉电场对于衬底上其他区域的影响,降低衬底损耗。
    请参考图10,为具有本实施例中所述接地屏蔽结构的电感、不具有接地屏蔽结构的电感以及具有如图1所述的接地屏蔽结构的电感的在不同频率下的Q值曲线。
    具体的,图10中,01曲线对应于具有本实施例中的接地屏蔽结构的电感的Q值曲线,02曲线对应于不具有接地屏蔽结构的电感的Q值曲线,03曲线对应于具有如图1所示的现有的接地屏蔽结构的电感的Q值曲线。01曲线中,Q值的最大值位于频率为10.4GHz处,为26.8;02曲线中,Q值的最大值位于频率为8.3GHz处,为22.3;03曲线中,Q值的最大值位于频率为9.3GHz处,为22.3??梢钥闯霾捎昧吮臼凳├慕拥仄帘谓峁鼓芄挥行岣叩绺械腝值,Q值的最大值提高了17%以上。
    上述通过实施例的说明,应能使本领域专业技术人员更好地理解本发明,并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此,本发明不应被理解为限制于本文所示的上述实施例,其?;し段вτ伤降娜ɡ笫槔唇缍?。

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    具有 接地 屏蔽 结构 半导体器件
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