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    关 键 词:
    数据 终端设备 接口 时钟 控制 方法
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    摘要
    申请专利号:

    CN201210431726.1

    申请日:

    2012.11.02

    公开号:

    CN103793345A

    公开日:

    2014.05.14

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 13/38申请日:20121102|||公开
    IPC分类号: G06F13/38; H04L12/26; H04L29/06 主分类号: G06F13/38
    申请人: 华为技术有限公司
    发明人: 彭爱民; 刘坤; 刘立达; 芦超; 陈锐
    地址: 518129 广东省深圳市龙岗区坂田华为总部办公楼
    优先权:
    专利代理机构: 北京亿腾知识产权代理事务所 11309 代理人: 李楠
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210431726.1

    授权公告号:

    ||||||

    法律状态公告日:

    2016.08.03|||2014.06.11|||2014.05.14

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明涉及一种数据终端设备包括:具有插拔判定管脚的处理器;与处理器通信的成帧器;具有插稳信号管脚的SA接口,插稳信号管脚连接到处理器上的插拔判定管脚;处理器通过检测插拔判定管脚的信号,在插拔判定管脚的信号跳变时,判定DTE与DCE完成对接;处理器在DTE和DCE对接完成后,通过成帧器查询所述SA接口的端口状态;在端口状态为物理层连接成功,协议层协商失败时,处理器查询SA接口的接收报文是否存在错包,如果SA接口的接收报文存在错包,则通过成帧器发送控制命令控制SA接口翻转接收时钟。通过本发明实施例提供的DTE,能够实现对SA接口时钟的自动翻转。

    权利要求书

    权利要求书
    1.  一种数据终端设备,其特征在于,所述数据终端设备DTE包括处理器,成帧器和同异步SA接口;其中,
    所述处理器具有一插拔判定管脚;
    所述成帧器与所述处理器通信;
    所述SA接口接收所述成帧器发送的控制命令;
    所述SA接口具有一插稳信号管脚,所述插稳信号管脚连接到所述处理器上的插拔判定管脚,所述插稳信号管脚在所述DTE未与数据通信设备DCE对接时,处于默认电平;
    所述DTE与所述DCE对接后,所述插稳信号管脚的电平产生跳变,与所述插稳信号管脚连接的插拔判定管脚产生信号跳变;
    所述处理器在所述插拔判定管脚的信号跳变后,通过所述成帧器查询所述SA接口的端口状态;
    如果所述SA接口的端口状态为物理层连接成功并且协议层协商失败,所述处理器通过所述成帧器中统计的报文查询所述SA接口的接收报文是否存在错包;
    如果所述SA接口的接收报文存在错包,所述处理器通过所述成帧器发送控制命令控制所述SA接口翻转接收时钟。

    2.  如权利要求1所述的数据终端设备,其特征在于,在所述端口状态为物理层连接成功,协议层协商失败时,所述处理器查询所述SA接口的接收报文是否存在错包,如果所述SA接口的接收报文不存在错包,则通过所述成帧器发送控制命令控制所述SA接口翻转发送时钟。

    3.  如权利要求1所述的数据终端设备,其特征在于,所述处理器在所述DTE和所述DCE对接完成后,通过所述成帧器查询所述SA接口的端口状态具体为:
    在所述DTE和所述DCE对接完成后的第一设定时间后,以第二设定时 间为间隔多次查询所述SA接口的端口状态。

    4.  如权利要求1所述的数据终端设备,其特征在于,所述插稳信号管脚在所述DTE未与数据通信设备DCE对接时,处于默认电平,所述默认电平为高电平。

    5.  如权利要求4所述的方法,其特征在于,所述插稳信号管脚为所述SA接口的空闲管脚,所述空闲管脚连接在一电阻的一端,所述电阻另一端和电源正极连接。

    6.  如权利要求4所述的方法,其特征在于,所述插稳信号管脚为所述SA接口的数据载波检测DCD管脚和所述数据准备就绪DSR管脚通过逻辑或门后的输出端口。

    7.  如权利要求5或6所述数据终端设备,其特征在于,所述SA接口通过线缆与DCE设备的第二SA接口连接,所述SA接口上的插稳信号管脚与所述线缆上的空闲信号线连接,所述插稳信号管脚连接到所述处理器上的插拔判定管脚,所述空闲信号线连接到所述第二SA接口上的接地管脚。

    8.  如权利要求1所述的数据终端设备,其特征在于,所述插稳信号管脚在所述DTE未与数据通信设备DCE对接时,处于默认电平,所述默认电平为低电平;所述插稳信号管脚为所述SA接口的空闲管脚,所述空闲管脚连接在一电阻的一端,所述电阻另一端和地线连接。

    9.  如权利要求8所述的数据终端设备,其特征在于,所述SA接口通过线缆与DCE设备的第二SA接口连接,所述SA接口上的插稳信号管脚与所述线缆上的空闲信号线连接,所述插稳信号管脚连接到所述处理器上的插拔判定管脚,所述空闲信号线连接到所述第二SA接口上的接电源管脚。

    10.  一种接口时钟控制方法,其特征在于,所述方法应用于数据终端设备DTE,所述方法包括:
    通过检测插拔判定管脚的信号,在所述插拔判定管脚的信号跳变时,判定所述DTE与DCE完成对接;
    在所述DTE和所述DCE对接完成后,查询所述SA接口的端口状态;
    在所述端口状态为物理层连接成功,协议层协商失败时,查询所述SA接口的接收报文是否存在错包,如果所述SA接口的接收报文存在错包,则发送控制命令控制所述SA接口翻转接收时钟。

    11.  如权利要求10所述的方法,其特征在于,在所述端口状态为物理层连接成功,协议层协商失败时,查询所述SA接口的接收报文是否存在错包,如果所述SA接口的接收报文不存在错包,则发送控制命令控制所述SA接口翻转发送时钟。

    12.  如权利要求10所述的方法,其特征在于,在所述DTE和所述DCE对接完成后,查询所述SA接口的端口状态具体为:
    在所述DTE和所述DCE对接完成后的第一设定时间后,以第二设定时间为间隔多次查询所述SA接口的端口状态。

    说明书

    说明书数据终端设备及接口时钟控制方法
    技术领域
    本发明涉及通信设备领域,具体涉及一种数据终端设备及接口时钟控制方法。
    背景技术
    同异步(英文:synchronous and asynchronous,缩写:SA)接口作为传统的通信接口,在通信行业的应用较为普遍,该接口可以根据实际情况配置成同步串口或者异步串口。作为同步串口使用时,主要用于支持低密度广域网(wide area network,WAN)汇聚以及传统协议传输SA接口支持不同的接口协议,例如国际电信联盟远程通信标准化组(英语:ITU TelecommunicationStandardization Sector,缩写:ITU-T)V.35、ITU-T X.21、ITU-T V.24、电子工业协会(英文:Electronic Industries Association,缩写:EIA)RS535、RS499等,不同的接口协议对应的线缆各不相同,加之,各个同步串口产品设计的差别导致同步串口的时钟无法控制,并且数据信号的时延无法控制,从而导致在实际应用时,两台设备对接后两台设备上的SA接口的时序裕量(timingmargin)无法满足采样要求,最终的表现形式为数据终端设备(英文:dataterminal equipment,缩写:DTE)上的SA接口和数据通信设备(英文:dataconmmunications equipment,缩写:DCE)上的SA接口之间的协议层无法协商成功,导致无法正常进行数据传输。因此,需要调整数据终端设备的时钟,以解决因线缆的差异,导致不同终端因接口时序裕量无法满足采样要求,从而导致端口协议无法连接成功的问题。
    为了调整SA接口的时序裕量,可以手动修改时钟配置;此外,也可以 增加逻辑芯片,通过逻辑芯片实现相位调整,缺点是需要额外增加芯片。
    发明内容
    本发明的目的是提供一种数据终端设备,以实现在不需要人工干预并且不增加芯片的情况下,解决接口时序裕量无法满足采样要求,从而导致端口协议无法连接成功的问题。
    一方面,本发明提供了一种数据终端设备DTE,所述DTE包括处理器,成帧器和同异步SA接口;其中,
    所述处理器具有一插拔判定管脚;
    所述成帧器与所述处理器通信;
    所述SA接口接收所述成帧器发送的控制命令;
    所述SA接口具有一插稳信号管脚,所述插稳信号管脚连接到所述处理器上的插拔判定管脚,所述插稳信号管脚在所述DTE未与数据通信设备DCE对接时,处于默认电平;
    所述DTE与所述DCE对接后,所述插稳信号管脚的电平产生跳变,与所述插稳信号管脚连接的插拔判定管脚产生信号跳变;
    所述处理器在所述插拔判定管脚的信号跳变后,通过所述成帧器查询所述SA接口的端口状态;
    如果所述SA接口的端口状态为物理层连接成功并且协议层协商失败,所述处理器通过所述成帧器中统计的报文查询所述SA接口的接收报文是否存在错包;
    如果所述SA接口的接收报文存在错包,所述处理器通过所述成帧器发送控制命令控制所述SA接口翻转接收时钟。
    另一方面,本发明实施例提供了一种接口时钟控制方法,所述方法应用于数据终端设备DTE,所述方法包括:
    通过检测处理器的插拔判定管脚的信号,在所述插拔判定管脚的信号跳 变时,判定所述DTE与DCE完成对接;
    在所述DTE和所述DCE对接完成后,查询所述SA接口的端口状态;
    在所述端口状态为物理层连接成功,协议层协商失败时,查询所述SA接口的接收报文是否存在错包,如果所述SA接口的接收报文存在错包,则发送控制命令控制所述SA接口翻转接收时钟。
    本发明实施例提供了一种数据终端设备,由SA接口上的一个管脚作为插稳信号管脚,该管脚连接到处理器的一管脚,在DTE设备未与DCE连接时,插稳信号管脚处于默认电平,处理器通过插拔时处理器上的管脚信号的跳变感知设备的对接,之后,通过查询SA接口的端口状态,在确认端口出现端口物理连接成功、协议协商失败的情况下,此时处理器通过侦测端口报文统计判断具体需要翻转接收还是发送方向的时钟,本发明实施例提供的数据终端设备,能够在不增加逻辑芯片的情况下,检测SA接口的报文接收状态,控制SA接口的时钟翻转,从而使得接口时钟的时序裕量满足采样要求。
    附图说明
    为了更清楚地说明本发明实施例中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
    图1为本发明实施例提供的数据终端设备一实施例的结构图;
    图2A是未翻反转接收时钟时的时序图;
    图2B是翻转接收时钟时的时序图;
    图3是本发明实施例提供的数据终端设备另一实施例的结构图;
    图4是本发明实施例提供的数据终端设备另一实施例的结构图;
    图5是本发明实施例提供的数据终端设备另一实施例的结构图;
    图6是本发明实施例提供的接口时钟控制方法一实施例的流程图;
    图7为本发明实施例提供的接口时钟控制方法另一实施例的流程图。
    具体实施方式
    下面通过附图和实施例,对本发明的技术方案做进一步的详细描述。
    如图1所示,本发明实施例提供一种数据终端设备DTE,所述DTE包括处理器110、成帧器(Frammer)120及SA接口130。
    所述处理器110具有一插拔判定管脚111,该插拔判定管脚111通过信号线连接到SA接口130上的插稳信号管脚131。
    所述SA接口130上的插稳信号管脚131在DTE设备未与数据通信设备DCE对接时,处于高电平状态,因此插拔判定管脚111的状态也处于默认电平,在不同的实施方式中,默认电平可以是高电平或者低电平。
    所述成帧器120与处理器110通过成帧器120与处理器110之间的通信接口实现数据通信,所述成帧器120和SA接口130也通过成帧器120和SA接口130之间的通信接口实现数据通信,所述SA接口130能够通过所述成帧器120接收处理器110发送的控制命令,在所述控制命令控制下翻转发送时钟或接收时钟。
    所述处理器110中配置有成帧器120中的寄存器地址。处理器110可以通过通信接口将需要访问的寄存器地址发送给成帧器120,将所要进行的操作发送给成帧器120。
    例如,高电平表示读操作,逻辑低电平表示写操作。如果是读操作,就由成帧器120将对应寄存器的数据发送给CPU,如果是写操作,就由CPU将需要写入的数据发送给成帧器120。
    通过读操作,处理器110能够查询SA接口的端口报文统计,通过写操作处理器110能够配置成帧器120芯片的寄存器,进而控制SA接口130的时钟翻转。
    根据处理器或成帧器选用芯片的差异,成帧器120与处理器110之间的 通信接口和成帧器120和SA接口130之间的通信接口的类型可以有所差别,可能是串行外设接口(英文:Serial Peripheral Interface,缩写:SPI)、也有可能是局部总线(英文:Local Bus)接口或者外设部件互联(英文:PeripheralComponent Interconnect,缩写:PCI)接口等等,这些接口在信号的使用和信号的时序等方面会有差别,但数据访问的基本流程都是一致的,信号线上传输的都是高电平或者低电平。
    处理器110通过检测插拔判定管脚111的信号,在所述插拔判定管脚111的信号跳变时,判定所述DTE与DCE完成对接。上述信号跳变是指,在插拔判定管脚111的默认电平是高电平时,插拔判定管脚111的状态变为低电平;在插拔判定管脚111的默认电平是低电平时,插拔判定管脚111的状态变为高电平。
    由于成帧器120中设置有端口状态寄存器,处理器110可以在所述DTE和所述DCE对接完成后,通过查询所述成帧器120中端口状态寄存器中的端口状态参数查询所述SA接口的端口状态。
    当所述端口状态寄存器中物理层的链接状态为UP时,表示物理层连接成功,协议层的状态为down时,表示端口协议层协商失败。
    如果物理层状态为down,表示物理层没有连接成功。例如,DCE设备没有开启时,在DTE和DCE对接完成后会出现物理层没有连接成功的情况。
    在DTE和DCE未对接的情况下,DTE的成帧器可能因为线缆的串扰确定物理层连接成功。本发明实施例中,在确定物理层是否连接成功之前,根据插拔判定管脚的状态确定DTE和DCE对接是否完成,避免了实际没有连接的情况下频繁做时钟翻转。
    在所述端口状态为物理层连接成功,协议层协商失败时,所述处理器110查询所述端口的接收报文,成帧器能够获知接收报文中是否存在错包,如果所述端口的接收报文存在错包,则说明接收时钟的时序不能满足采样要求,则通过发送控制命令控制所述成帧器120翻转所述SA接口130的接收时钟。
    图2A为未翻转SA接口的接收时钟时的时序图,如图2A所示,以接收时钟上升沿采样数据为例,图中标示的两个参数Tset_up和Thold,是衡量时序的两个关键参数:
    1)Tset_up:数据采样建立时间,也就是数据在时钟采样沿到来之前已保持的时间
    2)Thold:数据采样保持时间,也就是数据在时钟采样沿之后保持的时间
    SA接口要求数据采样建立时间满足时序裕量要求。在出现图2A所示的这种情况时,由于接收时钟和数据采样的时序裕量不满足时序裕量要求,因此导致接收报文产生错包。
    图2B为翻转SA接口后的接收时钟时序图,如图2B所示,以接收时钟上升沿采样数据为例,在翻转接收时钟之后数据采样建立时间Tset_up大大增加,因此能够满足SA接口的时序裕量要求。
    在所述端口状态为物理层连接成功,协议层协商失败时,所述处理器110查询所述端口的接收报文是否存在错包,如果所述端口的接收报文不存在错包,则通过发送控制命令控制所述成帧器120翻转所述SA接口130的发送时钟。
    如图3所示,其为本发明实施例提供的一种DTE的一种实施例的结构图。
    在本实施例中,插拔判定管脚的默认电平是高电平。所述SA接口的插稳信号管脚为所述SA接口130的空闲管脚,所述管脚通过电阻和电源连接,在所述DTE和DCE未对接时,所述空闲管脚处于高电平状态。
    在该实施例中,因为SA接口可以支持多种协议传输,所以相应的线缆种类也较多,常见的有V.35、X.21、V.24、RS530、RS449协议线缆,而每种协议的线缆又分为DCE线缆和DTE线缆,如上图2所示,两者是一一对应成套使用的。
    为描述简便,将DCE线缆和DTE线缆通称为线缆,利用这些线缆中未 使用的空闲信号线,将SA接口上连接此空闲信号线的管脚定义为插稳信号管脚,将插稳信号管脚与处理器上的一个管脚连接,将处理器上的这个管脚定义为插拔判定管脚,处理器根据插拔判定管脚上的信号是否跳变作为判断两端设备对接成功的依据。该线缆在使用状态时,一端连接DTE设备的SA接口130,另一端连接和DCE设备的SA接口230。
    所述线缆的空闲信号线,连接到DCE的SA接口230上的接地管脚。在DTE上SA接口130对应的连接线缆空闲信号线的PIN 5管脚作为插稳信号管脚,将其连接到一个高电平,做上拉处理,例如,可以将插稳信号管脚通过阻值较大的电阻,连接到设备的电源正极,或者将插稳信号管脚通过逻辑门连接到设备的电源。将插稳信号管脚的电平对应的信号,称之为插稳信号。这样一来当DTE端未与对端DCE设备对接时,该插稳信号默认为高电平,而当DTE端与DCE端设备对接成功后,由于DCE的SA接口上有一个接地管脚,线缆上的空闲信号线的一端连接此接地管脚,另一端连接到DTE上SA接口的插稳信号管脚,这样插稳信号管脚就等于被强制为低电平。
    由于插稳信号管脚连接到处理器110的插拔判定管脚,因此处理器可以根据插拔判定管脚的信号状态是否发生跳变,判断DCE和DTE是否对接完成。
    在该实施例中,处理器110上的插拔判定管脚可以选择处理器芯片中断信号管脚,或者通用输入/输出(英文General Purpose Input/Output,缩写:GPIO)管脚。将SA接口130上作为插稳信号管脚的PIN 5连接到处理器,例如中央处理器(英文:Central ProcessingProcessing Unit,缩写:CPU),的中断信号管脚或者GPIO管脚,这样处理器可以通过识别GPIO管脚信号的跳变判断端口线缆的插拔,当两端设备对接上后,插稳信号会由高电平转变为低电平,这样CPU就能通过插稳信号由高变低识别出设备已经完成对接。
    所述处理器110在所述DTE和所述DCE对接完成后,处理器110通过向所述成帧器120发送读命令,以查询成帧器120监测的所述SA接口130的 端口状态。
    由于从物理层连接到协议协商成功之间,需要等待一段时间。因此,可选的,在插稳信号跳变之后,经过一个例如20秒的设定时间之后,再查询端口状态的物理层连接状态和协议层的协商状态,确定此时SA接口的物理层是否连接成功,协议层是否协商失败。
    进一步,可选的,上述在插稳信号跳变之后对端口状态的查询,可以选择多次查询,每两次查询之间间隔例如3秒的设定时间,如果多次查询的端口状态接口都是相同的,例如,都是物理层连接成功,协议层协商失败,那么可以更加确定端口的状态为物理层连接成功,协议层协商失败。
    概括的说,CPU在所述DTE和所述DCE对接完成后的第一设定时间后,以第二设定时间为间隔多次查询所述SA接口的端口状态,以确保判断准确性。
    在所述端口状态为物理层连接成功,协议层协商失败时,所述处理器110查询成帧器120统计的报文,检测所述端口的接收报文是否存在错包,如果所述端口的接收报文存在错包,则处理器通过配置成帧器120中对应的时钟寄存器去控制所述SA接口130翻转接收时钟;
    如果所述端口的接收报文不存在错包,则处理器通过配置成帧器120中对应的时钟寄存器控制所述SA接口130翻转发送时钟。
    如图4所示,其为本发明实施例提供的一种数据终端设备的另一种实施例的结构图。
    在该实施例中,插拔判定管脚的默认电平是高电平。将SA接口130上的数据载波检测(英文:data carrier detect,缩写DCD)管脚和数据准备就绪(英文data set ready,缩写:DSR)管脚通过或门之后,做上拉处理,连接到电源之后,连接到处理器110的插拔判定管脚,在所述DTE和DCE未对接时,所述空闲管脚处于高电平状态。
    通常的配置中,DCD和DSR在设备未对接时处于高电平状态,设备对接 完成后DCD和DSR处于低电平状态,因此,当两端设备对接完成时,由于接口配置,DCE端会发送信令将DCD和DSR信号拉低,而这两个信号在DTE端的SA接口上是做上拉处理的,这两个信号通过一个或门后作为插稳信号输入给CPU。在DTE和DCE设备对接之前,DCD和DSR都处于高电平状态,因此两者经过或门后的输出还是高电平,而在在DTE和DCE设备对接之后,两者都处于低电平状态,经过或门之后输出也是低电平,因此,与或门的输出连接的插拔判定管脚也出现信号从高电平到低电平的跳变,这样CPU也可以通过侦测插拔判定管脚上电平的跳变判断设备是否对接完成。
    在本实施例中,处理器110上的插拔判定管脚可以选择处理器芯片的中断信号管脚,或者通用输入输出管脚GPIO。将SA接口130的DCD和DSR通过或门后,作为插稳信号管脚连接到处理器(CPU)的中断信号管脚或者GPIO管脚,这样处理器可以通过识别GPIO管脚信号的跳变判断端口线缆的插拔,当两端设备对接上后,插稳信号会由高电平转变为低电平,这样CPU就能通过插稳信号由高变低识别出设备已经完成对接。
    在设备对接完成后,工作过程和前述的实施例相同,因此不多赘述。
    图5是本发明实施例提供的数据终端设备的另外一种实施方式的结构图,与前述实施例的区别在于,在本实施例中,插拔判定管脚的默认电平是高电平。所述SA接口的插稳信号管脚为所述SA接口130的空闲管脚,所述管脚通过电阻接地,在所述DTE和DCE未对接时,所述空闲管脚处于低电平状态。
    线缆的空闲信号线,一端连接到DCE的SA接口230上的电源管脚,另一端连接到DTE上SA接口的空闲管脚。在DTE上SA接口130对应的连接线缆空闲信号线的PIN 5管脚作为插稳信号管脚,将其连接到一个默认的低电平,做下拉处理,例如,可以将插稳信号管脚阻值较大的电阻接地。这样一来当DTE端未与对端DCE设备对接时,该插稳信号默认为低电平,而当DTE端与DCE端设备对接成功后,由于DCE的SA接口上于线缆空闲信号线连接 的管脚接电源,这样插稳信号管脚就等于被强制为高电平。
    由于插稳信号管脚连接到处理器110的插拔判定管脚,因此处理器可以根据插拔判定管脚的信号状态是否发生从低电平到高电平的跳变,判断DCE和DTE是否对接完成。
    所述处理器110在所述DTE和所述DCE对接完成后,处理器110通过向所述成帧器120发送读命令,以查询成帧器120监测的所述SA接口130的端口状态。
    在所述端口状态为物理层连接成功(UP),协议层协商失败(DOWN)时,所述处理器110查询成帧器120统计的报文,检测所述端口的接收报文是否存在错包,如果所述端口的接收报文存在错包,则处理器通过配置成帧器120中对应的时钟寄存器去控制所述SA接口130翻转接收时钟;
    如果所述端口的接收报文不存在错包,则处理器通过配置成帧器120中对应的时钟寄存器控制所述SA接口130翻转发送时钟。
    图6是本发明实施例提供的一种接口时钟控制方法一种实施例的流程图,所述方法应用在前面所述的实施例中的DTE,由图4可见,所述方法包括:
    步骤601,通过检测插拔判定管脚的信号,在所述插拔判定管脚的信号跳变时,CPU判定所述DTE与DCE完成对接;
    具体而言,CPU就可以通过侦测插稳信号的跳变去判断两端是否对接上,当两端对接OK时,插稳信号会由高电平变为低电平,此时CPU就可以触发后续的动作。
    步骤602,在所述DTE和所述DCE对接完成后,查询所述SA接口的端口状态;
    具体而言,处理器可以通过从成帧器中进行读操作,读取成帧器监测的SA接口的状态,以查询端口状态。
    步骤603,在所述端口状态为物理层连接成功,协议层协商失败时,查询所述端口的接收报文是否存在错包;
    具体而言,在确定端口状态确定是物理层连接成功,协议层协商失败时,CPU查询成帧器中统计的报文,确定SA接口的接收报文是否存在错包。
    步骤604,所述端口的接收报文存在错包时,发送控制命令控制所述SA接口翻转接收时钟。
    具体的,处理器可以通过数据通道配置成帧器中对应的时钟寄存器以翻转SA接口的接收时钟。
    进一步地,如果在所述端口状态为物理层连接成功,协议层协商失败时,查询所述端口的接收报文是否存在错包,如果所述端口的接收报文不存在错包,则发送控制命令控制所述SA接口翻转发送时钟。
    通过上述实施例,DTE设备能够通过插稳信号监测设备是否对接完成,并通过查看成帧器统计报文的状态,决定时钟是否需要翻转,在时钟需要翻转的情况下,通过配置成帧器寄存器的方式翻转SA接口的时钟,不需要人工配置,也不需要额外的逻辑芯片。
    更进一步的,为了确保端口状态判断的准确性,所述在所述DTE和所述DCE对接完成后,查询所述SA接口的端口状态更具体可以是:
    在所述DTE和所述DCE对接完成后的第一设定时间后,以第二设定时间为间隔多次查询所述SA接口的端口状态。
    图7是本发明实施例提供的接口时钟控制方法的另一实施例的流程图,由图可见,所述方法包括:
    步骤701,CPU通过侦测插稳信号的跳变去判断两端是否对接完成;
    具体而言,CPU通过插拔判定管脚的信号状态,判断两端是否对接完成。由前述的实施例可知,在DCE和DTE对接完成后,插稳信号会从高电平状态转变为低电平或从低电平跳变为高电平,因此CPU可以将此跳变作为中断信号,触发后续的动作。
    步骤702,在对接完成后,查询端口状态;
    具体的,为了确保DCE和DTE对接完成,可以等待一段设定时间后, 再开始端口状态查询,此设定时间可以取20秒。
    在确定DCE和DTE对接完成之后,可以每个3秒查询一次端口状态,总过查询多次,例如四次,根据4次查询的状态,综合判断端口的状态,以确保判断的准确性。
    步骤703,判断端口状态是否为物理层连接成功,协议层协商失败;
    具体的,处理器通过数据通道访问成帧器中监测的SA接口的端口状态,如果四次查询后,查询到端口的状态都是物理UP,协议down,那么可以判定,此时端口状态是否为物理层连接成功,协议层协商失败。
    如果端口状态不是物理层连接成功,协议层协商失败,那么返回步骤701重新执行。
    步骤704,查询所述端口的接收报文是否存在错包;
    具体而言,CPU通过读操作查询成帧器中统计的报文,如果接收报文存在错包,则执行步骤505,反之,执行步骤506.
    步骤705,翻转接收时钟;
    具体而言,处理器通过通信接口配置成帧器中对应的时钟寄存器,通过发送控制命令控制所述成帧器120翻转所述SA接口130的接收时钟。
    步骤706,翻转发送时钟;
    具体的,处理器通过通信接口配置成帧器中对应的时钟寄存器,通过发送控制命令控制所述成帧器120翻转所述SA接口130的发送时钟。
    通过上述的实施例,在不增加逻辑芯片的基础上,在DTE端设备上增加插稳识别信号,从而达到感知设备是否对接OK的目的。插稳信号作为中断输入给处理器,当信号由高变低或从低变高时处理器会间隔20s后去查询端口状态,查询四次,确认出现端口物理UP、协议Down的情况,此时处理器通过侦测端口报文统计判断具体需要翻转接收还是发送方向的时钟。
    专业人员应该还可以进一步意识到,结合本文中所公开的实施例描述的步骤,能够以电子硬件来实现,为了清楚地说明硬件和软件的可互换性,在 上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以何种方式来执行,取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能,但是这种实现不应认为超出本发明的范围。
    结合本文中所公开的实施例描述的方法可以用处理器执行的软件??槔词凳?。软件??榭梢灾糜谒婊娲⑵鳎ㄓ⑽模簉andom access memory,缩写:RAM)、内存、只读存储器(英文:Read-Only Memory,缩写:ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、只读光盘(英文:Compact Disc Read-Only Memory,缩写:CD-ROM)、或技术领域内所公知的任意其它形式的存储介质中。
    以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的?;し段?,凡在本发明的技术方案的基础上,所做的任何修改、等同替换、改进等,均应包含在本发明的?;し段е??!  ∧谌堇醋宰ɡ鴚ww.www.4mum.com.cn转载请标明出处

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