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    一种 集成电路 高压 引脚 连通性 测试 方法
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    摘要
    申请专利号:

    CN201410076964.4

    申请日:

    2014.03.04

    公开号:

    CN103969544A

    公开日:

    2014.08.06

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G01R 31/02申请日:20140304|||专利申请权的转移IPC(主分类):G01R 31/02变更事项:申请人变更前权利人:东莞博用电子科技有限公司变更后权利人:深圳博用科技有限公司变更事项:地址变更前权利人:523808 广东省东莞市松山湖工业南路松湖华科2栋6楼变更后权利人:518054 广东省深圳市前海深港合作区前湾一路1号A栋201室(入驻深圳市前海商务秘书有限公司)登记生效日:20150604|||公开
    IPC分类号: G01R31/02 主分类号: G01R31/02
    申请人: 东莞博用电子科技有限公司
    发明人: 刘成军
    地址: 523808 广东省东莞市松山湖工业南路松湖华科2栋6楼
    优先权:
    专利代理机构: 北京信慧永光知识产权代理有限责任公司 11290 代理人: 周详
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201410076964.4

    授权公告号:

    |||||||||

    法律状态公告日:

    2018.02.16|||2016.01.20|||2015.06.24|||2014.08.06

    法律状态类型:

    授权|||实质审查的生效|||专利申请权、专利权的转移|||公开

    摘要

    本发明公开了一种集成电路高压引脚连通性测试方法,包括以下步骤:除连接在集成芯片内部的MOS管衬底body的待测引脚端口PIN外,其它引脚端口PIN都接地;在待测端口PIN加负电流,测试其对地电压V。本发明的方法能够完成对芯片高压引脚的连通性测试,使集成电路的中测技术更加完备。

    权利要求书

    权利要求书
    1.  一种集成电路高压引脚连通性测试方法,其特征在于,包括以下步骤:
    S1,除连接在集成芯片内部的MOS管衬底body的待测引脚端口PIN外,其它引脚端口PIN都接地;
    S2,在待测端口PIN加负电流,测试其对地电压V。

    2.  根据权利要求1所述的集成电路高压引脚连通性测试方法,其特征在于,所述步骤S2具体为:在待测引脚PIN上加负电流,一般几百微安,这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管,在衬底body和漏极drain之间形成电压,如果电压范围在-1.0V至-0.2V之间则测试通过,标明连通性正常,如果超出此范围或者测不到电压,则测试失败,表明连通性异常。

    说明书

    说明书一种集成电路高压引脚连通性测试方法
    技术领域
    本发明涉及集成电路测试领域,具体涉及一种集成电路高压引脚连通性测试方法。
    背景技术
    目前在集成电路中测领域,对探针卡和芯片之间的连通性只能测试低压引脚,高压引脚则无法测试。
    ESD是Electro-Static discharge的缩写,其意思是“静电释放”。
    PAD指整个芯片的输入输出口,是要和外部封装框架(bonding frame)相连的接口。
    通常情况下,低压引脚都有对电源和地的ESD电路,借助于这些ESD?;ざ芙胁馐?,ESD电路结构如图1所示。PAD和VDD之间的电路等效成一个正向的二极管,PAD和VSS之间等效成一个反向的二极管,给待测PAD注入正/负电流,再检测PAD端上的电压,来判断探针是否和PAD连接好,同时判断PAD有无短路。
    发明内容
    本发明针对上述问题,提供了一种集成电路高压引脚连通性测试方法,包括以下步骤:
    S1,除连接在集成芯片内部的MOS管衬底body的待测引脚端口PIN外,其它引脚端口PIN都接地;
    S2,在待测端口PIN加负电流,测试其对地电压V。
    进一步地,所述步骤S2具体为:在待测引脚PIN上加负电流,一般几百微安,这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之间的寄生二极管,在衬底body和漏极drain之间形成电压, 如果电压范围在-1.0V至-0.2V之间则测试通过,标明连通性正常,如果超出此范围或者测不到电压,则测试失败,表明连通性异常。
    本发明的优点:
    本发明能够完成对芯片高压引脚的连通性测试,使集成电路的中测技术更加完备。
    除了上面所描述的目的、特征和优点之外,本发明还有其它的目的、特征和优点。下面将参照图,对本发明作进一步详细的说明。
    附图说明
    构成本申请的一部分的附图用来提供对本发明的进一步理解,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。
    图1是本发明的一种集成电路高压引脚连通性测试方法流程图;
    图2是集成电路低压管脚ESD等效电路图;
    图3是集成电路高压管脚PAD示意图。
    具体实施方式
    为了使本发明的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本发明进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本发明,并不用于限定本发明。
    图1示出了本发明的一种集成电路高压引脚连通性测试方法流程图。
    参考图1,如图1所示,一种集成电路高压引脚连通性测试方法,包括以下步骤:
    S1,除连接在集成芯片内部的MOS管衬底body的待测引脚端口PIN外,其它引脚端口PIN都接地;
    S2,在待测端口PIN加负电流,测试其对地电压V。
    所述步骤S2具体为:在待测引脚PIN上加负电流,一般几百微安,这个电流流过连接在集成芯片内部的MOS管漏极drain和MOS管衬底body之 间的寄生二极管,在衬底body和漏极drain之间形成电压,如果电压范围在-1.0V至-0.2V之间则测试通过,标明连通性正常,如果超出此范围或者测不到电压,则测试失败,表明连通性异常。
    本发明能够完成对芯片高压引脚的连通性测试,使集成电路的中测技术更加完备。
    以上所述仅为本发明的较佳实施例,并不用以限制本发明,凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的?;し段е??!  ∧谌堇醋宰ɡ鴚ww.www.4mum.com.cn转载请标明出处

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