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    重庆时时彩怎么杀码: 具备在使用时需要初始化的串行总线的数据处理装置.pdf

    关 键 词:
    具备 使用 需要 初始化 串行 总线 数据处理 装置
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    摘要
    申请专利号:

    CN201410044181.8

    申请日:

    2014.01.30

    公开号:

    CN103970689A

    公开日:

    2014.08.06

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 13/16申请日:20140130|||公开
    IPC分类号: G06F13/16; G06F9/445 主分类号: G06F13/16
    申请人: 发那科株式会社
    发明人: 中村稔; 三好高史
    地址: 日本山梨县
    优先权: 2013.01.31 JP 2013-016901
    专利代理机构: 北京银龙知识产权代理有限公司 11243 代理人: 许静;郭凤麟
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201410044181.8

    授权公告号:

    ||||||

    法律状态公告日:

    2016.06.29|||2015.05.06|||2014.08.06

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明提供一种具备在使用时需要初始化的串行总线的数据处理装置,即使在采用了在使用时需要基于引导程序初始化的串行总线,也能够不必按照处理器的个数的增加使引导ROM的个数增加,来使串行总线初始化。数据处理装置(1)具备第1处理器(2-i(i=1、2、……、n)),进行基于第1引导程序(Pj)的初始化;芯片组(4),具有存储第1引导程序(Pj)的第1存储器以及读出第1引导程序(Pj)的存储器控制器(4b);第2总线(5-i),其处于存储器控制器(4b)和第1处理器(2-i)之间,在使用时不需要基于引导程序初始化;以及第1总线(3-i),其连接在处理器(2-i)上,在使用时需要基于引导程序(P)初始化。

    权利要求书

    权利要求书
    1.  一种数据处理装置,其特征在于,具备:
    1个以上的第1个数(n)的第1处理器(2-i),其根据用于进行电源接通后的初始化的第1引导程序(Pj)进行初始化,i=1、2、……、n,j=1、2、……、m;
    第1总线(3-i),其连接在所述第1处理器(2-i)上,在使用时需要基于所述第1引导程序(Pj)的初始化;
    芯片组(4),其具有存储所述第1引导程序(Pj)的1个以上且所述第1个数(n)以下的第2个数(m)的第1存储器(4a-j)以及读出存储在所述第1存储器(4a-j)中的第1引导程序(Pj)的存储器控制器(4b);
    所述第1个数(n)的第2总线(5-i),其为了将所述存储器控制器(4b)读出的第1引导程序(Pj)提供给所述第1处理器(2-i),处于所述存储器控制器(4b)和所述第1处理器(2-i)之间,在使用时不需要基于所述第1引导程序(Pj)的初始化。

    2.  根据权利要求1所述的数据处理装置,其特征在于,
    所述芯片组(4)还具备引导控制部(4c),其进行所述第1处理器(2-i)的启动的定时的控制、所述第1处理器(2-i)的重新启动的定时的控制、以及对所述第2总线(5-i)的访问控制中的至少一个。

    3.  根据权利要求2所述的数据处理装置,其特征在于,
    还具备:
    非易失性的第2存储器(6),其存储用于进行电源接通后的初始化的第2引导程序(P’);
    第3总线(7),其为了将存储在所述第2存储器(6)中的第2引导程序(P’)提供给所述第1处理器(2-i),处于所述第2存储器(6)和所述第1处理器(2-i)之间,在使用时不需要所述第1处理器(2-i)基于引导程序的初始化,
    为了所述第1处理器(2-i)在启动时执行所述第1引导程序(Pj)和所述第2引导程序(P’)中的任意一方,所述引导控制部(4c)选择存储在所述第1存储器(4a-j)中的第1引导程序(Pj)和存储在所述第2存储器(6)中的第2引导程序(P’)中的任意一方。

    4.  根据权利要求2所述的数据处理装置,其特征在于,
    还具备非易失性的第2存储器(6),其存储用于进行电源接通后的初始化的第2引导程序(P’),
    所述第2总线中的至少一个具有:第1部分(5’-n-1),其为了将所述存储器控制器(4b)读出的第1引导程序(Pj)提供给所述第1处理器(2-i),处于所述存储器控制器(4b)和所述第1处理器(2-i)之间;第2部分(5’-n-2),其为了将存储在所述第2存储器(6)中的第2引导程序(P’)提供给所述第1处理器(2-i),处于所述第1部分(5’-n-1)和所述第1处理器(2-i)之间,
    为了所述第1处理器(2-i)在启动时执行所述第1引导程序(Pj)和所述第2引导程序(P’)中的任意一方,所述引导控制部(4c)选择存储在所述第1存储器(4a-j)中的第1引导程序(Pj)和存储在所述第2存储器(6)中的第2引导程序(P’)中的任意一方。

    5.  根据权利要求2所述的数据处理装置,其特征在于,
    还具备:
    非易失性的第2存储器(8),其存储用于进行电源接通后的初始化的第2引导程序(P’);
    第3总线(9),其为了将存储在所述第2存储器(8)中的第2引导程序(P’)提供给所述第1处理器(2-i),处于所述第2存储器(8)和所述存储器控制器(4b)之间,在使用时不需要所述第1处理器(2-i)基于引导程序的初始化,
    为了所述第1处理器(2-i)在启动时执行所述第1引导程序(Pj)和所述第2引导程序(P’)中的任意一方,所述引导控制部(4c)选择存储在所述第1存储器(4a-j)中的第1引导程序(Pj)和存储在所述第2存储器(8)中的第2引导程序(P’)中的任意一方。

    6.  根据权利要求3至5中的任意一项所述的数据处理装置,其特征在于,
    所述第1引导程序(Pj)是在所述第2存储器(6、8)中进行所述第2引导程序(P’)的写入的程序。

    7.  根据权利要求1至6中的任意一项所述的数据处理装置,其特征在于,
    所述第1存储器(4a-j)是能够通过所述存储器控制器(4b)改写的存储器,
    所述数据处理装置还具备:
    1个以上的第3个数(q)的第2处理器(10-k),k=1、2、……、q;
    所述第3个数(q)的第4总线(11-k),其为了将所述存储器控制器(4b)在所述第1存储器(4a-j)中写入的第1引导程序(Pj)从所述第2处理器(10-k)提供给所述存储器控制器(4b),处于所述第2处理器(10-k)和所述存储器控制器(4b)之间。

    8.  根据权利要求1至7中的任意一项所述的数据处理装置,其特征在于,
    所述第1存储器(4a-j)是能够通过所述存储器控制器(4b)改写的存储器,
    所述数据处理装置还具备:
    1个以上的第4个数的LSI(14-1);
    处于所述LSI(14-1)和所述存储器控制器(4b)之间的第5总线(15),
    将所述存储器控制器(4b)在所述第1存储器(4a-j)中写入的第1引导程序(Pj)从所述LSI(14-1)经由所述第5总线(15)提供给所述存储器控制器(4b)。

    9.  根据权利要求8所述的数据处理装置,其特征在于,
    还具备通过无线或有线进行通信的收发器(20),
    所述收发器(20)接收从存储了引导程序(P)的外部设备(21)发送的引导程序(P),经由所述LSI(14-1)、所述第5总线(15)以及所述存储器控制器(4b)将其存储在所述第1存储器(4a-j)中;
    所述收发器(20)接收从外部设备发送的指令,经由所述LSI(14-1)以及所述第5总线(15)将其传递给所述引导控制部(4c),
    所述第1处理器(2-i)按照所述指令执行所述引导程序(P)。

    说明书

    说明书具备在使用时需要初始化的串行总线的数据处理装置
    技术领域
    本发明涉及一种具备在使用时需要初始化的串行总线的数据处理装置。
    背景技术
    以CNC(数值控制装置)、机器人控制器等为代表的数据处理装置具备:1个以上的处理器、与处理器共同实现预定的功能的芯片组、用于在处理器和芯片组之间进行数据交换的总线、存储用于数据处理装置接入电源后进行初始化的引导程序的引导ROM等。以往使用并行总线(例如专利文献1、2)作为这种数据处理装置具备的总线。
    近年来,为了更加迅速地进行处理器和芯片组之间的数据交换,出现了将PCI Express等串行总线用作数据处理装置的总线从而取代并行总线的趋势。如把处理器作为根组件的PCI Express那样,存在使用时无法从芯片组一侧初始化的串行总线。这样的串行总线在使用时需要处理器基于引导程序进行初始化。这时,处理器无法通过该串行总线获得引导程序。因此,为了使处理器在数据处理装置接入电源后进行初始化,需要采用在使用时不需要基于引导程序初始化的引导总线,对处理器外置引导ROM。
    当在数据处理装置中采用在使用时需要基于引导程序初始化的串行总线时,为了对串行总线进行初始化,需要随着在数据处理装置中设置的处理器的个数的增加,增加引导ROM的个数。因此,产生了引导ROM的安装面积及成本增加的不良。
    专利文献
    专利文献1日本特开2002-140205号公报
    专利文献2日本特开2003-114800号公报
    发明内容
    本发明的目的在于提供一种数据处理装置,即使在采用了在使用时需要基于引导程序初始化的串行总线的情况下,能够不必按照处理器的个数的增加使 引导ROM的个数增加,来使串行总线初始化。
    本发明的数据处理装置的特征为具备:1个以上的第1个数的第1处理器,其根据用于进行电源接通后的初始化的第1引导程序进行初始化;第1总线,其连接在第1处理器上,在使用时需要基于第1引导程序的初始化;芯片组,其具有存储第1引导程序的1个以上且第1个数以下的第2个数的第1存储器以及读出存储在第1存储器中的第1引导程序的存储器控制器;第1个数的第2总线,其为了将存储器控制器读出的第1引导程序提供给第1处理器,处于存储器控制器和第1处理器之间,在使用时不需要基于第1引导程序的初始化。
    优选芯片组还具备引导控制部,其进行第1处理器的启动的定时的控制、第1处理器的重新启动的定时的控制、以及对第2总线的访问控制中的至少一个。
    优先本发明的数据处理装置还具备:非易失性的第2存储器,其存储用于进行电源接通后的初始化的第2引导程序;第3总线,其为了将存储在第2存储器中的第2引导程序提供给第1处理器,处于第2存储器和第1处理器之间,在使用时不需要第1处理器基于引导程序的初始化,为了第1处理器在启动时执行第1引导程序和第2引导程序中的任意一方,引导控制部选择存储在第1存储器中的第1引导程序和存储在第2存储器中的第2引导程序中的任意一方。
    优先本发明的数据处理装置还具备非易失性的第2存储器,其存储用于进行电源接通后的初始化的第2引导程序,第2总线中的至少一个具有:第1部分,其为了将存储器控制器读出的第1引导程序提供给第1处理器,处于存储器控制器和第1处理器之间;第2部分,其为了将存储在第2存储器中的第2引导程序提供给第1处理器,处于第1部分和第1处理器之间,为了第1处理器在启动时执行第1引导程序和第2引导程序中的任意一方,引导控制部选择存储在第1存储器中的第1引导程序和存储在第2存储器中的第2引导程序中的任意一方。
    优先本发明的数据处理装置还具备:非易失性的第2存储器,其存储用于进行电源接通后的初始化的第2引导程序;第3总线,其为了将存储在第2存储器中的第2引导程序提供给第1处理器,处于第2存储器和存储器控制器 之间,在使用时不需要第1处理器基于引导程序的初始化,为了第1处理器在启动时执行第1引导程序和第2引导程序中的任意一方,引导控制部选择存储在第1存储器中的第1引导程序和存储在第2存储器中的第2引导程序中的任意一方。
    优先第1引导程序是在第2存储器中进行第2引导程序的写入的程序。
    优先第1存储器是能够通过存储器控制器改写的存储器,数据处理装置还具备:1个以上的第3个数的第2处理器;第3个数的第4总线,其为了将存储器控制器在第1存储器中写入的第1引导程序从第2处理器提供给存储器控制器,处于第2处理器和存储器控制器之间。
    优先第1存储器是能够通过存储器控制器改写的存储器,数据处理装置还具备:1个以上的第4个数的LSI;处于LSI和存储器控制器之间的第5总线,将存储器控制器在第1存储器中写入的第1引导程序从LSI经由第5总线提供给存储器控制器。
    优先还具备通过无线或有线进行通信的收发器,收发器接收从存储了引导程序的外部设备发送的引导程序,经由LSI、第5总线以及存储器控制器将其存储在第1存储器中;收发器接收从外部设备发送的指令,经由LSI以及第5总线将其传递给引导控制部,第1处理器按照指令执行引导程序。
    根据本发明,即使在采用了在使用时需要基于引导程序初始化的串行总线的情况下,能够不必按照处理器的个数的增加使引导ROM的个数增加,来使串行总线初始化。
    附图说明
    图1是本发明的数据处理装置的第1实施方式的框图。
    图2是本发明的数据处理装置的第2实施方式的框图。
    图3是本发明的数据处理装置的第3实施方式的框图。
    图4是本发明的数据处理装置的第4实施方式的框图。
    图5是本发明的数据处理装置的第5实施方式的框图。
    图6是本发明的数据处理装置的第6实施方式的框图。
    图7是本发明的数据处理装置的第7实施方式的框图。
    具体实施方式
    [第1实施方式]
    以下参照附图对本发明的数据处理装置进行说明。对图中相同的结构要素标注相同符号。
    图1是本发明的数据处理装置的第1实施方式的框图。图1所示的数据处理装置1为CNC,具备作为第1个数的n(n为2以上的整数)个的作为第1处理器的处理器2-i(i=1、2、……、n)、n个的作为第1总线的串行总线3-i、芯片组4、以及n个的作为第2总线的引导总线5-i。
    处理器2-i分别进行数据处理装置1接入电源后的初始化及各种处理。初始化基于后面说明的作为第1引导程序的引导程序Pj(j=1、2、……、m)进行。在各种处理中包含基于试验程序的试验等,该试验程序用于调查处理器2-i执行的程序(例如引导程序Pj)是否存在故障。本实施方式中,处理器2-n作为主处理器发挥功能,其他处理器作为子处理器发挥功能。串行总线3-i为了进行处理器2-i与RAM等外部电路(图中未显示)的数据交换,作为与对应的处理器2-i以及外部电路连接的外部总线发挥功能。另外,串行总线3-i由使用时需要由处理器基于引导程序初始化的串行总线构成。例如,串行总线3-i为PCIExpress,处理器2-i为PCI Express的Root Complex(根组件)。PCI Express为仅由Root Complex初始化的串行总线。另外,引导程序Pj可以全部相同,也可以不全部相同。
    芯片组4与处理器共同实现数据的读出及写入等预定的功能。芯片组4具有作为第2个数的m(m为2以上且不足n的整数)个的作为第1存储器的存储器4a-j(j=1、2、……、m)、存储器控制器4b、引导控制部4c。
    存储器4a-j(j=1、2、……、m)分别存储引导程序Pj。另外,存储器4a-j(j=1、2、……、m)分别由DRAM、SRAM等可改写的存储器构成。存储器控制器4b从存储器4a-j中读出引导程序Pj的命令代码。引导控制部4c进行处理器2-i的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个。
    本实施方式中,通过将存储器4a-j内置在芯片组4内,能够节约存储器4a-j的安装面积及成本。
    引导总线5-i为了将存储器控制器4b读出的引导程序Pj的命令代码分别 提供给处理器2-i(i=1、2、……、n),处于存储器控制器4b和处理器2-i之间。另外,引导总线5-i在使用时不需要由处理器基于引导程序初始化。引导总线5-i可以是SPI、I2C等串行总线、在NOR型闪速存储器的接口等中使用的8位通用总线以及16位通用总线等并行总线中的任意一方。
    在本实施方式中,处理器2-i(i=1、2、……、n)分别在使用串行总线3-i时对应的处理器2-i启动时,通过引导总线5-i向存储器控制器4b发出引导程序读出请求。存储器控制器4b按照引导程序读出请求,将引导程序Pj(j=1、2、……、m)的命令代码分别从存储器4a-j中对应的存储器中读出,将读出的命令代码通过引导总线5-i(i=1、2、……、n)分别提供给处理器2-i。然后,通过处理器2-i(i=1、2、……、n)分别执行引导程序Pj来进行串行总线3-i的初始化。关于处理器2-i从存储器4a-j中的哪个存储器读出引导程序,预先确定或者按照芯片组的设定等确定。
    另外,本实施方式中,为了发出引导程序读出请求,引导控制部4c进行处理器2-i的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个。为此,引导控制部4c将各个用于进行处理器2-i(i=1、2、……、n)的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个的引导控制信号Vi经由信号线S1-i和引导总线5-i中的至少一方分别提供给处理器2-i。作为引导控制信号Vi,使用对处理器2-i的复位信号和许可从处理器2-i向引导总线5-i的访问的引导总线使用许可信号中的至少一方。图1表示将作为复位信号使用的引导控制信号Vi经由信号线S1-i从引导控制部4c提供给处理器2-i时的结构。另一方面,在作为引导控制信号Vi使用引导总线使用许可信号时,将引导控制信号Vi经由引导总线5-i从引导控制部4c提供给处理器2-i。另外,为了引导控制部4c进行处理器2-i的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个,经由信号线S2进行存储器控制器4b和引导控制部4c之间的信息的交换。
    在仅使用复位信号作为引导控制信号Vi时,通过引导控制部4c断言复位信号,处理器2-i停止执行中的程序的命令代码的读出,处理器2-i的内部状态转移为初始状态。在处理器2-i的内部状态为初始状态时,存储器控制器4b 将停止命令代码读出时存储在寄存器及存储器(均未图示)中的数据构成的引导程序Pj分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c将复位信号(通电复位解除)取反,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    在仅使用引导总线使用许可信号作为引导控制信号Vi时,通过引导控制部4c将引导总线使用许可信号取反,存储器控制器4b暂时停止读出处理器2-i执行中的程序的命令代码。在暂时停止命令代码读出时,存储器控制器4b将引导程序Pj(j=1、2、……、m)分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c断言引导总线使用许可信号,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    在作为引导控制信号Vi使用复位信号和引导总线使用许可信号双方时,通过引导控制部4c将引导总线使用许可信号取反,处理器2-i暂时停止执行中的程序的命令代码的读出。其后,通过引导控制部4c断言复位信号,处理器2-i的内部状态转移为初始状态。在处理器2-i的内部状态为初始状态时,存储器控制器4b将引导程序Pj(j=1、2、……、m)分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c将复位信号取反,其后,引导控制部4c断言引导总线使用许可信号,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    根据本实施方式,为了进行串行总线3-i的初始化,使用内置在芯片组4中的存储器4a-j代替处理器外置的引导ROM。因此,能够不必按照处理器的个数的增加使引导ROM的个数增加,来使串行总线初始化,能够避免引导 ROM的个数随处理器个数的增加而增加导致安装面积及成本增加。
    [第2实施方式]
    图2是本发明的数据处理装置的第2实施方式的框图。图2所示的数据处理装置1a为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-i、作为第2存储器的存储器6、以及作为第3总线的引导总线7。本实施方式中,处理器2-n作为主处理器发挥功能,其他处理器作为子处理器发挥功能。
    存储器6是存储引导程序P’的命令代码的非易失性存储器,所述引导程序P’作为用于进行接入电源后的初始化的第2引导程序。作为存储器6,为了存储引导程序P’的命令代码,可以采用预先存储引导程序P’的命令代码的无法改写的存储器,或者通过处理器2-n写入引导程序P’的命令代码的可改写的存储器中的任意一方。在作为存储器6采用通过处理器2写入引导程序P’的命令代码的可改写的存储器时,引导程序Pj(j=1、2、……、m;m为2以上且不足n的整数)还起到将引导程序P’写入存储器6的程序的作用。程序P’是与程序P相同的程序或者与程序P不同的程序。在程序P’和程序P不同时,处理器2-n能够执行不同的初始化程序。
    引导总线7为了将存储在存储器6中的引导程序P’的命令代码提供给处理器2-n,处于存储器6和处理器2-n之间。另外,引导总线7在使用时不需要由处理器基于引导程序初始化。
    本实施方式中,为了处理器2-n在启动时执行在存储器4a-j中的对应的存储器中存储的引导程序Pj和在存储器6中存储的引导程序P’中的任意一方,引导控制部4c从引导程序Pj和引导程序P’中选择任意一方。为此,引导控制部4c将用于选择引导程序Pj和引导程序P’中的任意一方的引导程序选择信号Vs经由引导总线5-i分别提供给处理器2-i。图2中,为了清楚,用信号线S3表示从引导控制部4c向处理器2-n提供引导程序选择信号Vs。例如,在处理器2-n因为存储器6发生故障而无法读出引导程序P’时,选择在存储器4a-j中的对应的存储器中存储的引导程序Pj。
    在存储器6发生故障,仅使用复位信号作为引导控制信号Vi时,通过引导控制部4c断言复位信号,处理器2-i停止执行中的程序的命令代码的读出, 处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,存储器控制器4b将引导程序Pj存储在对应的存储器4a-j中。
    另一方面,通过引导控制部4c将复位信号(通电复位解除)取反,处理器2-i(i=1、2、……、n)向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从对应的存储器中读出引导程序Pj。将读出的这些命令代码及数据经由引导总线5-i从存储器控制器4b分别提供给处理器2-i,通过处理器2-i分别执行引导程序Pj(j=1、2、……、m)来进行串行总线3-i的初始化。
    存储器6发生故障,仅使用引导总线使用许可信号作为引导控制信号Vi时,通过引导控制部4c将引导总线使用许可信号取反,处理器2-i暂时停止执行中的程序的命令代码的读出。在暂时停止命令代码读出时,存储器控制器4b将引导程序Pj(j=1、2、……、m)分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c断言引导总线使用许可信号,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    在存储器6发生故障,使用复位信号和引导总线使用许可信号双方作为引导控制信号Vi时,通过引导控制部4c将引导总线使用许可信号取反,处理器2-i暂时停止执行中的程序的命令代码的读出,其后,通过引导控制部4c断言复位信号,处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,存储器控制器4b将引导程序Pj(j=1、2、……、m)分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c将复位信号取反,其后,引导控制部4c断言引导总线使用许可信号,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    根据本实施方式,即使存储器6发生故障时,处理器2-i也能执行存储在存储器4a-j中的引导程序Pj,因此能够进行串行总线3-i的初始化。由此,不 论存储器6是否发生了故障,处理器2-i都能执行任意的试验程序,能够确定处理器2-i执行的程序的故障位置。
    [第3实施方式]
    图3是本发明的数据处理装置的第3实施方式的框图。图3所示的数据处理装置1b为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-1、……、5’-n、以及存储器6。本实施方式中,处理器2-n作为主处理器发挥功能,其他处理器作为子处理器发挥功能。
    引导总线5’-n具有:第1部分5’-n-1,其为了将存储器控制器4b读出的引导程序Pj(j=1、2、……、m;m为2以上且不足n的整数)提供给处理器2-n,处于存储器控制器4b和处理器2-n之间;第2部分5’-n-2,其为了将存储在存储器6中的引导程序P’提供给处理器2-n,处于存储器6和处理器2-n之间。另外,引导总线5’-n在使用时不需要由处理器基于引导程序初始化。
    根据本实施方式,与上述第3实施方式相同,即使存储器6发生故障时,处理器2-i也能执行存储在存储器4a-j中的引导程序Pj,因此能够进行串行总线3-i的初始化。由此,不论存储器6是否发生了故障,处理器2-i都能执行任意的试验程序,能够确定由处理器2-i执行的程序的故障位置。
    [第4实施方式]
    图4是本发明的数据处理装置的第4实施方式的框图。图4所示的数据处理装置1c为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-i、作为第2存储器的存储器8、以及作为第3总线的引导总线9。本实施方式中,处理器2-n作为主处理器发挥功能,其他处理器作为子处理器发挥功能。
    存储器8是存储引导程序P’的命令代码的非易失性存储器。作为存储器8,为了存储引导程序Pj(j=1、2、……、m;m为2以上且不足n的整数)的命令代码,可以采用预先存储引导程序P’的命令代码的无法改写的存储器,或者通过处理器2-n写入引导程序P’的命令代码的可改写的存储器中的任意一方。在作为存储器8采用通过处理器2写入引导程序P’的命令代码的可改写的存储器时,引导程序Pj还起到将引导程序P’写入存储器8的程序的作用。
    引导总线9为了将存储在存储器8中的引导程序P’提供给存储器控制器 4b,处于存储器8和存储器控制器4b之间。另外,引导总线9在使用时不需要处理器基于引导程序初始化。
    本实施方式中,为了处理器2-n在启动时执行引导程序,引导控制部4c从在存储器4a-j中对应的存储器中存储的引导程序Pj和在存储器8中存储的引导程序P’中选择其中某一方。例如,在处理器2-n因为存储器8发生故障而无法读出引导程序P’时,选择存储在存储器4a-j中对应的存储器中的引导程序Pj。
    存储器8发生故障,仅使用复位信号作为引导控制信号Vi时,通过引导控制部4c断言复位信号,处理器2-i暂时停止执行中的程序的命令代码的读出。在暂时停止命令代码读出时,存储器控制器4b将引导程序Pj存储在对应的存储器中。
    另一方面,通过引导控制部4c将复位信号取反(通电复位解除),处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从对应的存储器中读出引导程序Pj。把读出的这些命令代码及数据经由引导总线5-i(i=1、2、……、n)从存储器控制器4b分别提供给处理器2-i,通过处理器2-i分别执行引导程序Pj(j=1、2、……、m)来进行串行总线3-i的初始化。
    在存储器8发生故障,仅使用引导总线使用许可信号作为引导控制信号Vi时,通过引导控制部4c将引导总线使用许可信号取反,处理器2-i暂时停止执行中的程序的命令代码的读出。在暂时停止命令代码读出时,存储器控制器4b将引导程序Pj分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c断言引导总线使用许可信号,存储器控制器4b从存储器4a-j读出引导程序Pj。把读出的引导程序Pj经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    存储器8发生故障,使用复位信号和引导总线使用许可信号双方作为引导控制信号Vi时,通过引导控制部4c将引导总线使用许可信号取反,处理器2-i暂时停止执行中的程序的命令代码的读出。其后,通过引导控制部4c断言复位信号,处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,存储器控制器4b将引导程序Pj分别存储在存储器4a-j中。
    另一方面,通过引导控制部4c将复位信号取反,其后,引导控制部4c断言引导总线使用许可信号,处理器2-i向引导总线5-i发出读出请求。存储器控制器4b按照读出请求,从存储器4a-j读出引导程序Pj。把读出的这些命令代码及数据经由引导总线5-i从存储器控制器4b提供给处理器2-i,通过处理器2-i执行引导程序Pj来进行串行总线3-i的初始化。
    根据本实施方式,即使存储在存储器4a-j中的引导程序Pj和存储在存储器8中的引导程序P’中某一个出现错误时,处理器2-i也能够进行串行总线3-i的初始化。由此,能够确定处理器2-i执行的程序的故障位置。
    [第5实施方式]
    图5是本发明的数据处理装置的第5实施方式的框图。图5所示的数据处理装置1d为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-i、第3个数的q(q为1以上的整数)个的作为第2处理器的处理器10-k(k=1、2、……、q)、q个的作为第4总线的总线11-k、存储器12、以及引导总线13。
    处理器10-k分别进行包含基于引导程序P的初始化、基于试验程序的试验等的各种处理,该引导程序P用于进行数据处理装置1d接入电源后的初始化、试验程序用于调查处理器10-k执行的程序(例如引导程序P)是否有故障。本实施方式中,处理器2-i作为数字信号处理器(DSP)发挥功能,处理器10-q作为主处理器发挥功能,其他处理器作为子处理器发挥功能。总线11-k为了将存储器控制器4b在存储器4a-j写入的引导程序Pj(j=1、2、……、m;m为2以上且不足n的整数)从处理器10-q提供给存储器控制器4b,处于处理器10-q和存储器控制器4b之间。另外,总线11-k可以在使用时由处理器基于引导程序初始化也可以不需要初始化,可以是串行总线也可以是并行总线。
    存储器12是存储有引导程序P的命令代码的非易失性存储器。为了在存储器12中存储引导程序P的命令代码,可以采用预先存储引导程序P的命令代码的无法改写的存储器,以及通过处理器10-q将引导程序P的命令代码写入的可改写的存储器中的任意一方。
    总线13为了将存储在存储器12中的引导程序P提供给处理器10-q,处于存储器12和处理器10-q之间。另外,总线13在使用时不需要由处理器基 于引导程序初始化。
    另外,已提供给存储器控制器4b的程序P的命令代码以及存储器控制器4b读出的更新引导程序的数据经由引导总线5-i(i=1、2、……、n)从存储器控制器4b分别被提供给处理器2-i。通过处理器2-i分别执行引导程序Pj及更新引导程序来进行串行总线3-i的初始化。
    根据本实施方式,能够不需要使用ROM写入器等专用设备进行写入操作地将存储在存储器12中的引导程序P写入存储器4a-j中。
    [第6实施方式]
    图6是本发明的数据处理装置的第6实施方式的框图。图6所示的数据处理装置1e为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-i、作为第4个数的一个LSI14-1、作为第5总线的系统总线15、处理器16、存储器17、总线18、以及引导总线19。
    LSI14-1作为总线19和系统总线15之间的桥发挥功能。LSI14-1将把LSI14-1作为从设备的总线19上的处理的全部或一部分转换为把LSI14-1作为主设备的系统总线15上的处理。另外,LSI14-1将把LSI14-1作为从设备的系统总线15上的处理的全部或一部分转换为把LSI14-1作为主设备的总线19上的处理。
    系统总线15为了将存储器控制器4b在存储器4a-j(j=1、2、……、m;m为2以上且不足n的整数)中写入的引导程序Pj的命令代码从LSI14-1提供给存储器控制器4b,处于LSI14-1和存储器控制器4b之间。另外,在系统总线15上也可以如图6所示,连接LSI14-1以外的LSI14-2、LSI14-3。
    处理器16进行包含基于引导程序P的初始化、基于试验程序的试验等的各种处理,该引导程序P用于进行数据处理装置1e接入电源后的初始化、试验程序用于调查处理器16执行的程序(例如引导程序P)是否有故障。本实施方式中,处理器2-i作为DSP和子处理器中的某一方发挥功能,处理器16作为主处理器发挥功能。
    存储器17是存储有与存储器4a-j中写入的引导程序Pj中的任意一个对应的引导程序P的命令代码的非易失性存储器。作为存储器17,为了存储引导程序P的命令代码,可以采用预先存储引导程序P的命令代码的无法改写的 存储器,以及通过存储器控制器4b将引导程序P的命令代码写入的可改写的存储器中的任意一方。
    引导总线18为了将存储在存储器17中的引导程序P的命令代码提供给处理器16,处于存储器17和处理器16之间。总线19为了将已提供给处理器16的引导程序P的命令代码提供给LSI14-1,处于处理器16和LSI14-1之间。另外,总线18在使用时不需要由处理器16基于引导程序P初始化。
    本实施方式中,为了发出引导程序读出请求,引导控制部4c根据从处理器16经由总线19、LSI14-1以及系统总线15的指令,进行处理器2-i的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个。为此,引导控制部4c将分别用于进行处理器2-i(i=1、2、……、n)的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个的引导控制信号Vi经由信号线S1-i分别提供给处理器2-i。作为引导控制信号Vi使用对处理器2-i的复位信号和许可从处理器2-i向引导总线5-i的访问的引导总线使用许可信号中的至少一方。另外,为了引导控制部4c进行处理器2-i的启动定时的控制、处理器2-i的重新启动定时的控制、以及对引导总线5-i的访问控制中的至少一个,经由信号线S2进行存储器控制器4b和引导控制部4c之间的信息交换。
    在仅使用复位信号作为引导控制信号Vi时,按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c断言复位信号,处理器2-i停止执行中的程序的命令代码的读出,处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者处理器16从非易失性存储器17或者从内置在系统总线15上的设备中的非易失性存储器或者连接在系统总线15上的设备上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P存储在存储器4a-j(j=1、2、……、m)的全部或一部分中。
    另一方面,当按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c将复位信号取反(通电复位解除)时,处理器2-i(i=1、2、……、n)经由引导总线5-i从存储器4a-j读出并执行引导程序Pj(j=1、2、……、m)的命令代码,由此分别进行串行总线3-i的初始化。
    在仅使用引导总线使用许可信号作为引导控制信号Vi时,当按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c将引导总线使用许可信号取反时,处理器2-i停止执行中的程序的命令代码的读出。在处理器2-i停止了命令代码读出的期间,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者处理器16从非易失性存储器17或者从内置在系统总线15上的设备中的非易失性存储器或者连接在系统总线15上的设备上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P存储在存储器4a-j(j=1、2、……、m)的全部或一部分中。
    另一方面,当按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c断言引导总线使用许可信号时,处理器2-i经由引导总线5-i从存储器4a-j读出并执行引导程序Pj的命令代码,由此分别进行串行总线3-i的初始化。
    在使用复位信号和引导总线使用许可信号双方作为引导控制信号Vi时,按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c将引导总线使用许可信号取反时,处理器2-i暂时停止执行中的程序的命令代码的读出。其后,引导控制部4c断言复位信号时,处理器2-i的内部状态转移为初始状态。在处理器2-i的内部状态为初始状态时,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者处理器16从非易失性存储器17或者从内置在系统总线15上的设备中的非易失性存储器或者连接在系统总线15上的设备上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P分别存储在存储器4a-j(j=1、2、……、m)中。
    另一方面,按照从处理器16经由总线19、LSI14-1以及系统总线15的指令,引导控制部4c将复位信号取反,其后,引导控制部4c断言引导总线使用许可信号,由此,处理器2-i(i=1、2、……、n)经由引导总线5-i从存储器4a-j读出引导程序Pj(j=1、2、……、m)的命令代码并执行,由此分别进行串行总线3-i的初始化。
    根据本实施方式,能够不需要使用ROM写入器等专用设备进行写入操作地将存储在存储器17中的引导程序P或内置在系统总线15上的设备中的非易 失性存储器或者连接在系统总线15上的设备上的非易失性存储器中存储的引导程序Pj的命令代码写入存储器4a-j中。
    [第7实施方式]
    图7是本发明的数据处理装置的第7实施方式的框图。图7所示的数据处理装置1f为CNC,具备处理器2-i(i=1、2、……、n;n为2以上的整数)、串行总线3-i、芯片组4、引导总线5-i、LSI14-1、系统总线15、以及收发器20。本实施方式中,处理器2-n作为主处理器发挥功能,其他处理器作为子处理器发挥功能。
    在作为外部设备的个人计算机21中存储的引导程序P与存储器4a-j(j=1、2、……、m;m为2以上且不足n的整数)中写入的引导程序Pj中的某一个对应。为了将存储在个人计算机21中的引导程序P经由LSI14-1、系统总线15以及存储器控制器4b存储在存储器4a-j中,并且将从个人计算机21发送的指令经由LSI14-1以及系统总线15传递给引导控制部4c,收发器经由有线的通信路径22,与个人计算机21进行数据的发送接收。由此,处理器2-i按照从个人计算机21发送的指令执行引导程序Pj的命令代码。
    例如,LSI14-1为高速串行通信(HSSB)控制LSI,收发器20为光连接器,通信路径22为高速串行通信总线。
    在仅使用复位信号作为引导控制信号Vi时,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c断言复位信号时,处理器2-i停止执行中的程序的命令代码的读出,处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者个人计算机21从系统总线15上的设备或者从内置在个人计算机21中的非易失性存储器或者连接在个人计算机21上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P分别存储在存储器4a-j(j=1、2、……、m)中。
    另一方面,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c将复位信号取反(通电复位解除)时,处理器2-i(i=1、2、……、n)经由引导总线5-i从存储器4a-j读出引导程序Pj(j=1、 2、……、m)的命令代码并执行,由此分别进行串行总线3-i的初始化。
    在仅使用引导总线使用许可信号作为引导控制信号Vi时,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c将引导总线使用许可信号取反时,处理器2-i停止执行中的程序的命令代码的读出。在处理器2-i停止了命令代码读出的期间,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者个人计算机21从系统总线15上的设备或者从内置在个人计算机21中的非易失性存储器或者连接在个人计算机21上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P分别存储在存储器4a-j(j=1、2、……、m)中。
    另一方面,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c断言引导总线使用许可信号时,处理器2-i(i=1、2、……、n)经由引导总线5-i从存储器4a-j(j=1、2、……、m)读出引导程序Pj的命令代码并执行,由此分别进行串行总线3-i的初始化。
    在使用复位信号和引导总线使用许可信号双方作为引导控制信号Vi时,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c将引导总线使用许可信号取反时,处理器2-i暂时停止执行中的程序的命令代码的读出。其后,引导控制部4c断言复位信号,由此处理器2-i的内部状态转移为初始状态。处理器2-i的内部状态为初始状态时,内置在系统总线15上的设备中的DMA控制器和处理器内核中的某一方或者个人计算机21从系统总线15上的设备或者从内置在个人计算机21中的非易失性存储器或者连接在个人计算机21上的非易失性存储器向存储器控制器4b传输引导程序P。存储器控制器4b将引导程序P分别存储在存储器4a-j(j=1、2、……、m)中。
    另一方面,按照从个人计算机21经由通信路径22、收发器20、LSI14-1以及系统总线15的指令,引导控制部4c将复位信号取反,其后,引导控制部4c断言引导总线使用许可信号,由此,处理器2-i(i=1、2、……、n)经由引导总线5-i从存储器4a-j读出引导程序Pj(j=1、2、……、m)的命令代码并执行,由此分别进行串行总线3-i的初始化。
    根据本实施方式,能够通过从个人计算机21提供的引导程序P启动处理 器2-i。另外,通过将图7未图示的在图2的存储器6或图4的存储器8中写入引导程序P’的程序作为引导程序执行,能够不需要进行使用ROM写入器等专用设备的写入操作地在存储器6或存储器8中写入,。
    本发明不局限于上述实施方式,可以进行若干的变更和变形。例如,在上述第1~第7实施方式中,对数据处理装置1、1a、1b、1c、1d、1e、1f为CNC的情况进行了说明,而数据处理装置1、1a、1b、1c、1d、1e、1f也可以为机器人控制器等。
    在上述第1~第7实施方式中,对n为2以上的整数的情况进行了说明,但n也可以为1。另外,在上述第1~第7实施方式中,对m为2以上且不足n的整数的情况进行了说明,但m也可以为1,或者2以上且与n相同的整数。另外,在上述第5实施方式中,对q为2以上的整数的情况进行了说明,但q也可以为1。
    另外,在上述第1~第7实施方式中,对将串行总线3-i(i=1、2、……、n)连接在芯片组4上的情况进行了说明,但串行总线3-i也能够连接在芯片组4以外的结构要素上。
    也可以用内置处理器内核或者DMA控制器的SoC(System-on-a-chip,片上系统)构成处理器2-i(i=1、2、……、n)、10-k(k=1、2、……、q)、17。这时,为了从处理器2-i访问串行总线3-i,从处理器内核或者DMA控制器访问串行总线3-i。
    在上述第1实施方式中,对存储器4a-j(j=1、2、……、m)分别由DRAM、SRAM等可改写的存储器构成的情况进行了说明,但存储器4a-j也可以分别由不可改写的存储器构成。
    在使用复位信号和引导总线使用许可信号双方作为引导控制信号Vi时,对依次进行引导总线使用许可信号的断言、复位信号的取反、引导总线使用许可信号的取反和复位信号的断言的情况进行了说明,但是也可以依次进行引导总线使用许可信号的取反、复位信号的断言、复位信号的取反和引导总线使用许可信号的断言,或者依次进行复位信号的断言、引导总线使用许可信号的取反、复位信号的取反和引导总线使用许可信号的断言。另外,在刚刚接入电源后的默认状态为引导总线使用许可信号为取反,并且复位信号为断言的状态时, 可以依次进行复位信号的取反和引导总线使用许可信号的断言,在刚刚接入电源后的默认状态为引导总线使用许可信号以及复位信号为取反时,可以进行引导总线使用许可信号的断言。
    在上述第1~第7实施方式中,对串行总线3-i(i=1、2、……、n)为相同协议的情况进行了说明,但串行总线3-i的协议可以不同。另外,也可以采用处理器的电源准备完成信号、引导总线的数据准备完成信号、总线的时钟信号等作为引导控制信号Vi。
    在处理器2-i、10-k、17上连接有2条引导总线的情况下,可以使用仅控制一方引导总线的信号、单独控制2条引导总线的信号、以及同时控制2条引导总线的信号中的任意一个信号作为引导总线使用许可信号。另外,在上述第1~第7实施方式中,对将1条或2条引导总线连接在处理器2-i、10-k、17上的情况进行了说明,但在处理器2-i、10-k、17上也可以连接3条以上的引导总线。
    在上述第2~第4实施方式中,对存储有引导程序P的非易失性存储器经由引导总线仅与处理器2-n连接的情况进行了说明,但存储引导程序P的非易失性存储器也可以经由引导总线与处理器2-n以外的处理器中的至少一个处理器连接。另外,在上述第5~第7实施方式中,存储引导程序P的非易失性存储器可以经由引导总线与处理器2-i中的至少一个处理器连接。
    在上述第5~第7实施方式中,对将引导程序P的命令代码经由总线11-k或者系统总线15提供给存储器控制器4b的情况进行了说明,但可以将引导程序P以外的程序(例如试验程序)的命令代码、各种数据等与引导程序P的命令代码同时或者与引导程序P的命令代码独立地经由总线11-k或者系统总线15提供给存储器控制器4b。
    在上述第6及第7实施方式中,可以从连接在LSI14-1上的非易失性存储器、内置在LSI14-1中的非易失性存储器、连接在LSI14-2和LSI14-3中的任意一方上的非易失性存储器或者内置在LSI14-2和LSI14-3中的任一方中的非易失性存储器读出引导程序P,还可以由内置在LSI14-1中的DMA控制器、内置在芯片组4中的DMA控制器或者内置在LSI14-2和LSI14-3中的任一方中的DMA控制器进行对于存储器控制器4b的向存储器4a-j写入引导程 序P的指令。
    在上述第6实施方式中,可以使处理器16成为内置在LSI14-1中的处理器内核的形式,可以将存储器17内置在LSI14-1或者存储器16中,还可以将存储器17连接在LSI14-1上来取代存储器16。另外,在上述第6实施方式中,数据处理装置1e可以具备图6所示的LSI14-1、作为第5总线的系统总线15、处理器16、存储器17、总线18以及引导总线19。另外,在上述第7实施方式中,也可以设置无线的通信路径取代有线的通信路径22。并且,在上述第6实施方式中,数据处理装置1e可以具备图7所示的LSI14-1、系统总线15以及收发器20。

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