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    重庆时时彩后一倍投表: 基于FPGA的开入量事件精确测量的系统及其方法.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201410173421.4

    申请日:

    2014.04.28

    公开号:

    CN103955255A

    公开日:

    2014.07.30

    当前法律状态:

    驳回

    有效性:

    无权

    法律详情: 发明专利申请公布后的驳回IPC(主分类):G06F 1/04申请公布日:20140730|||实质审查的生效IPC(主分类):G06F 1/04申请日:20140428|||公开
    IPC分类号: G06F1/04; H03K19/00 主分类号: G06F1/04
    申请人: 国家电网公司; 江苏省电力公司; 江苏省电力公司电力科学研究院; 江苏方天电力技术有限公司; 福建亿榕信息技术有限公司
    发明人: 高磊; 陈久林; 袁宇波; 李鹏; 刘玙; 李澄; 葛永高; 陆玉军; 戴太文; 陈晶
    地址: 100761 北京市西城区西长安街86号
    优先权:
    专利代理机构: 南京纵横知识产权代理有限公司 32224 代理人: 董建林
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201410173421.4

    授权公告号:

    ||||||

    法律状态公告日:

    2018.03.06|||2014.08.27|||2014.07.30

    法律状态类型:

    发明专利申请公布后的驳回|||实质审查的生效|||公开

    摘要

    本发明公开了一种基于FPGA的开入量事件精确测量系统及其方法,包括CPU和FPGA芯片,所述FPGA芯片内集成有整形电路、边沿检测器、时间???、定时器、中断发生器以及FIFO缓冲区;边沿检测器检测当前边沿状态,并记录当前事件时标,定时器开始计时;在一个计时周期内,如果边沿状态发生改变,定时器重新计时,并重新记录边沿状态和事件时标;否则,关闭时间计数器并将所述边沿状态、事件时标送入FIFO缓冲区,同时通过中断发生器将硬件中断信号发送给CPU;CPU响应硬件中断信号,获取FIFO缓冲区的数据内容,输出开入量的类型和事件时标。本发明能够在保证开入量事件测量精度的同时,显著减少了CPU的占用率。

    权利要求书

    权利要求书
    1.  基于FPGA的开入量事件精确测量系统,其特征在于,包括CPU和FPGA芯片,所述FPGA芯片内集成有整形电路、边沿检测器、时间???、定时器、中断发生器以及FIFO缓冲区;所述时间??榘ㄓ惺录锹计骱陀蒄PGA芯片的内部时钟控制的时间计数器;所述边沿检测器、时间???、定时器分别配置有各自的配置寄存器,CPU通过各所述配置寄存器配置参数;
    所述整形电路将开入量信号整形、滤波后输出至边沿检测器;
    边沿检测器检测当前信号的边沿状态,并分别发送触发信号给时间??楹投ㄊ逼?;时间??榈氖录锹计骷锹急哐刈刺?,并根据时间计数器记录当前事件时标;定时器用于周期计时,计时周期结束,若边沿状态未发生变化,发送指令给FIFO缓冲区;
    FIFO缓冲区从事件记录器中调取并存储边沿状态和事件时标信息,同时通知中断发生器向CPU发送中断请求;
    CPU响应中断请求,通过总线逻辑从FIFO缓冲区中获取数据内容,输出开入量的类型和事件时标。

    2.  根据权利要求1所述的基于FPGA的开入量事件精确测量的方法,其特征在于,所述时间计数器包括进行微秒计数的10000000进制计数器、分别进行秒、分计数的60进制计数器、进行时计数的24进制计数器、进行天计数的365或366进制的计数器和进行年计数的100进制计数器。

    3.  根据权利要求1所述的基于FPGA的开入量事件精确测量系统,其特征在于,所述整形电路由光耦隔离电路和施密特触发器组成。

    4.  根据权利要求1所述的基于FPGA的开入量事件精确测量系统,其特征在于,所述边沿检测器包括有上升边沿检测器和下降边沿检测器。

    5.  根据权利要求1所述的基于FPGA的开入量事件精确测量的方法,其特征在于,所述定时器的计时周期为                                                ms,其中,0≤n≤4,n属于整数。

    6.  基于FPGA的开入量事件精确测量的方法,其特征在于,包括如下步骤:
    步骤一:初始化定时器、边沿状态检测器和事件记录器;
    步骤二:将开入量信号经整形电路整形、滤波后送入FPGA芯片的边沿检测器;
    步骤三:边沿检测器检测当前边沿状态,并发送触发信号给定时器和时间???,时间??榈氖录锹计鞲菔奔浼剖骷锹嫉鼻笆录北?,定时器开始周期计时;
    步骤四:在一个计时周期内,判断边沿状态是否发生改变:如果边沿状态发生改变,则返回步骤一;如果边沿状态未发生改变,则关闭时间计数器并将边沿状态、事件时标送入FIFO缓冲区,同时通知中断发生器向CPU发出中断请求;
    步骤五:CPU响应中断请求,获取所述FIFO缓冲区的数据内容,输出开入量的类型和事件时标。

    说明书

    说明书基于FPGA的开入量事件精确测量的系统及其方法
    技术领域
    本发明涉及一种基于FPGA的开入量事件精确测量系统,还涉及一种基于FPGA的开入量事件精确测量的方法,属于电力系统测控技术领域。
    背景技术
    现有开入量事件的测量方法,采用CPU软处理的方式,具体为:CPU通过定时器设定一个固定时间查询输入端口的状态,如果当前状态值与上一次状态值不同,则记录时间标记,并在接下来的多个定时中断中(次数决定去抖动时间),再次判断该值是否改变,如果没有改变,则最终记录这个开入量事件。这样的设计方法,时间精度由定时器时间来决定,如果定时器时间为100us,则记录精度只有100us。减少定时器时间可提高记录精度,但也导致CPU占用率的提高,时间精度与CPU占用率是相互矛盾的因素,顾此失彼。
    发明内容
    本发明的目的是针对现有技术中的不足,提供一种基于FPGA的开入量事件精确测量的系统,解决现有技术中因提高开入量事件测量精度导致CPU占用率较高的技术问题。
    本发明的目的是这样实现的:基于FPGA的开入量事件精确测量系统,其特征在于,包括CPU和FPGA芯片,所述FPGA芯片内集成有整形电路、边沿检测器、时间???、定时器、中断发生器以及FIFO缓冲区;所述时间??榘ㄓ惺录锹计骱陀蒄PGA芯片的内部时钟控制的时间计数器;所述边沿检测器、时间???、定时器分别配置有各自的配置寄存器,CPU通过各所述配置寄存器配置参数;
    所述整形电路将开入量信号整形、滤波后输出至边沿检测器;
    边沿检测器检测当前信号的边沿状态,并分别发送触发信号给时间??楹投ㄊ逼?;时间??榈氖录锹计骷锹急哐刈刺?,并根据时间计数器记录当前事件时标;定时器用于周期计时,计时周期结束,若边沿状态未发生变化,发送指令给FIFO缓冲区;
    FIFO缓冲区从事件记录器中调取并存储边沿状态和事件时标信息,同时通知中断发生器向CPU发送中断请求;
    CPU响应中断请求,通过总线逻辑从FIFO缓冲区中获取数据内容,输出开入量的类型和事件时标。
    所述时间计数器包括进行微秒计数的10000000进制计数器、分别进行秒、分计数的60进制计数器、进行时计数的24进制计数器、进行天计数的365或366进制的计数器和进行年计数的100进制计数器。时间计数器可自动在内部时钟控制下计数,具备10000000进制计数器,最高可精确到微秒。
    所述整形电路由光耦隔离电路和施密特触发器组成。光耦隔离电路实现开入量的电气隔离,开入量经电气隔离之后送入施密特触发器,将开入量信号的边沿变得更加陡峭,便于边沿检测器的检测识别。
    所述边沿检测器包括有上升边沿检测器和下降边沿检测器。通过对边沿检测器的配置寄存器配置参数设置上升边沿检测器和下将边沿检测器的工作状态,多样化设置,方便屏蔽不需要的触发事件,便于CPU读取有效信息,进一步提高测量精度。
    所述定时器的计时周期为                                                ms,其中,0≤n≤4,n属于整数。定时器实现去抖动的功能,计时周期越小则去抖动的性能越高,记录精度也就越高。
    相对于现有技术,本发明取得了以下有益效果:FPGA芯片内部有丰富的触发器和I/O引脚,采用FPGA芯片进行开入量事件的测量,在保证开入量事件测量精度的同时,显著减少了CPU的占用率,同时又解决了现有技术中定制电路的不足,克服了原有可编程器件门电路数有限的缺点;FPGA芯片具备在线修改能力,随时修改设计而不必改动硬件电路,可以大大缩短设计时间,减少PCB面积。
    本发明的另一目的是提供一种基于FPGA的开入量事件精确测量的方法,解决现有技术中开入量事件测量精确度不高的技术问题。
    为解决以上技术问题,本发明的所提供的基于FPGA的开入量事件精确测量的方法,包括如下步骤:
    步骤一:初始化定时器、边沿状态检测器和事件记录器;
    步骤二:将开入量信号经整形电路整形后送入FPGA芯片的边沿检测器;
    步骤三:边沿检测器检测当前边沿状态,并触发事件记录器,依据时间计数器记录当前事件时标,同时打开定时器,开始计时;
    步骤四:在一个计时周期内,判断边沿状态是否发生改变:如果边沿状态发生改变,则返回步骤一;如果边沿状态未发生改变,则关闭时间计数器并将所述边沿状态、事件时标送入FIFO缓冲区,同时通过中断发生器将硬件中断信号发送给CPU;
    步骤五:CPU响应硬件中断信号,获取所述FIFO缓冲区的数据内容,输出开入量的类型和事件时标。
    与现有技术相比,本发明的有益效果是:开入量的测量过程由FPGA芯片处理,提高开入量事件精确度的同时,不会增加CPU占用率,显著提高了系统的工作效率和测量精度;当硬件中断信号到来时,CPU仅需访问FPGA的FIFO缓冲区即可获得开入量事件的信息,操作简单、易于实现。
    附图说明
    图1为本发明基于FPGA的开入量事件精确测量系统的结构原理框图。
    具体实施方式
    下面结合附图对本发明作进一步详细描述。
    如图1所示,本发明提供的基于FPGA的开入量事件精确测量系统,包括CPU和FPGA芯片,FPGA芯片内集成有整形电路、边沿检测器、时间???、定时器、中断发生器以及FIFO缓冲区。时间??榘ㄓ惺录锹计骱陀蒄PGA芯片的内部时钟控制的时间计数器。边沿检测器、时间???、定时器分别配置有各自的配置寄存器,CPU通过各配置寄存器配置参数。整形电路由光耦隔离电路和施密特触发器组成。整形电路将开入量信号整形、滤波后输出至边沿检测器。边沿检测器包括有上升边沿检测器和下降边沿检测器。边沿检测器检测当前信号的边沿状态,并分别发送触发信号给时间??楹投ㄊ逼?;时间??榈氖录锹计骷锹急哐刈刺?,并根据时间计数器记录当前事件时标;定时器用于周期计时,计时周期结束,若边沿状态未发生变化,发送指令给FIFO缓冲区。FIFO缓冲区从事件记录器中调取并存储边沿状态和事件时标信息,同时通知中断发生器向CPU发送中断请求。CPU响应中断请求,通过总线逻辑从FIFO缓冲区中获取数据内容,输出开入量的类型和事件时标。时间计数器包括进行微秒计数的10000000进制计数器、分别进行秒、分计数的60进制计数器、进行时计数的24进制计数器、进行天计数的365或366进制的计数器和进行年计数的100进制计数器。定时器的计时周期为ms,其中,0≤n≤4,n属于整数。
    本发明提供的基于FPGA的开入量事件精确测量的方法,包括如下步骤:
    步骤一:初始化定时器、边沿状态检测器和事件记录器。
    步骤二:将开入量信号经整形电路整形后送入FPGA芯片的边沿检测器。
    步骤三:边沿检测器检测当前边沿状态,并触发事件记录器,依据时间计数器记录当前事件时标,同时打开定时器,开始计时。
    步骤四:在一个计时周期内,判断边沿状态是否发生改变:如果边沿状态发生改变,则返回步骤一;如果边沿状态未发生改变,则关闭时间计数器并将边沿状态、事件时标送入FIFO缓冲区,同时通过中断发生器将硬件中断信号发送给CPU。
    步骤五:CPU响应硬件中断信号,获取FIFO缓冲区的数据内容,输出开入量的类型和事件时标。
    本发明并不局限于上述实施例,在本发明公开的技术方案的基础上,本领域的技术人员根据所公开的技术内容,不需要创造性的劳动就可以对其中的一些技术特征作出一些替换和变形,这些替换和变形均在本发明的?;し段?。

    关 键 词:
    基于 FPGA 开入量 事件 精确 测量 系统 及其 方法
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