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    重庆时时彩杀十位技巧: 栅极驱动单元及栅极扫描驱动器及其驱动方法.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201310652260.2

    申请日:

    2013.12.05

    公开号:

    CN103927972A

    公开日:

    2014.07.16

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G09G 3/32申请日:20131205|||公开
    IPC分类号: G09G3/32 主分类号: G09G3/32
    申请人: 华南理工大学; 广州新视界光电科技有限公司
    发明人: 吴为敬; 李冠明; 张立荣; 夏兴衡; 周雷; 徐苗; 王磊; 彭俊彪
    地址: 510640 广东省广州市天河区五山路381号
    优先权:
    专利代理机构: 广州市华学知识产权代理有限公司 44245 代理人: 蔡茂略
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201310652260.2

    授权公告号:

    ||||||

    法律状态公告日:

    2016.03.02|||2014.08.13|||2014.07.16

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明公开了一种栅极驱动单元及栅极扫描驱动器及其驱动方法,栅极驱动单元内部利用时钟和高电平控制内部反相器??椴偷缙叫藕?,采用反馈结构和双低电平电压控制电路,栅极驱动单元电路能避免从高电平流经晶体管到低电平的直流回路,有效抑制晶体管的泄漏电流,降低功耗,特别适用于阈值电压为负的晶体管器件;利用栅极驱动单元搭建起来的单边栅极扫描驱动器采用占空比为40%的时钟信号控制,将信号输出端的充电和放电功能集中在同一个晶体管中完成,结构精简,功率耗损低;利用栅极驱动单元搭建起来的双边栅极扫描驱动器采用占空比为25%的时钟信号控制,并且充分利用屏幕的对称性,能有效在高分辨率显示屏中实现窄边框效果。

    权利要求书

    权利要求书
    1.  一种栅极驱动单元,其特征在于,包括信息采集???、内部反相器???、第一信号输出??榧暗诙藕攀涑瞿??;
    所述信号采集??橛傻谝痪骞芎偷诙骞芄钩?,所述第一晶体管的漏极作为栅极驱动单元的信号采集端口VI,
    第一晶体管的源极与第二晶体管的漏极相连;第二晶体管的源极输出采集信号Q;
    第一晶体管的栅极与第二晶体管的栅极相连,作为栅极驱动单元的第一时钟输入端口CLK1L或第一晶体管的栅极与第二晶体管的栅极相连后与内部反相器??榈氖涑龆薗B连接;
    所述内部反相器??橛傻谌骞芎偷谒木骞芄钩?,所述第三晶体管的漏极为第一电源输入端口VDD,
    第三晶体管的栅极与第一时钟输入端口连接;第三晶体管的源极与第四晶体管的漏极连接作为内部反相器??榈氖涑龆说鉗B,
    所述第四晶体管的栅极与第二晶体管的源极相连,所述第四晶体管的源极与第一时钟输入端口CLK1L连接;
    所述第一信号输出??橛傻谖寰骞?、第六晶体管、第七晶体管和第一存储电容构成,所述第五晶体管的漏极与第七晶体管的漏极相连,作为栅极驱动单元的第二时钟输入端口CLK2L;
    所述第五晶体管的栅极与第二晶体管的源极相连,所述第五晶体管的源极与第六晶体管的漏极、第七晶体管的栅极连接,作为第一信号输出端口COUT;
    所述第六晶体管的栅极与内部反相器输出端点QB连接;所述第六晶体管的源极作为栅极驱动单元的第二电源输入端口VSSL;
    所述第七晶体管的源极分别与第一晶体管的源极、第二晶体管的漏极连接,所述第一存储电容一端与第二晶体管源极连接,第一存储电容的另一端与第一信号输出端口相连;
    所述第二信号输出??橛傻诎司骞芎偷诰啪骞芄钩?,第八晶体管的漏极作为栅极驱动单元的第三时钟输入口CLK2;
    第八晶体管的栅极与第二晶体管的源极连接,第八晶体管的源极与第九晶体管的漏极连接,作为栅极驱动单元的第二信号输出端口OUT;
    所述第九晶体管的栅极与内部反相器输出端点连接,所述第九晶体管的源 极作为栅极驱动单元的第三电源输入端口VSS。

    2.  根据权利要求1所述的一种栅极驱动单元,其特征在于,所述栅极驱动单元的晶体管均为N型薄膜晶体管。

    3.  根据权利要求1所述的一种栅极驱动单元,其特征在于,所述内部反相器??橛傻谝皇敝邮淙胄藕臗LK1L控制,并由第一时钟输入端口CLK1L提供低电平输出,具体为:第一时钟信号输入端输入高电平时,第二晶体管的源极输出采集信号Q如果是高电平,则内部反相器的输出端口QB点输出高电平,当第一时钟输入信号CLK1L输入为低电平时,则内部反相器输出端口QB点输出低电平;
    如果第二晶体管的源极输出采集信号Q点输入低电平,那么内部反相器输出端口QB点输出高电平。

    4.  一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器,其特征在于,包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元,所述N为自然数,所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL,所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B;
    所述N级级联的栅极驱动单元具体搭接方式如下:
    栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接;
    所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接,其中,第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口;
    级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接;其第二时钟输入端口CLK2L与第三时钟引线BL连接,其第三时钟输入端口CLK2与第四时钟引线B连接;
    级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接,其第二时钟输入端口CLK2L与第一时钟引线AL相连,其第三时钟输入端口CLK2与第二时钟引线A相连,其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

    5.  一种如权利要求4所述的一种栅极扫描驱动器的驱动方法,其特征在于,包括如下步骤:下述中,高电平为第一根引线VD所对应高电平,第一低电平为第二根引线VS所对应低电平,第二低电平为第三根引线VL所对应低电平, 驱动时钟信号占空比40%,周期t1;
    信号采集阶段:第一时钟输入端口CLK1L输入高电平信号,信号采集端口VI采集高电平信号,并通过第一晶体管和第二晶体管存储到第一存储电容;
    第五晶体管和第八晶体管被打开,第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平和第一低电平,则第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平和第一低电平,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI;40%t1时间后,第一时钟输入端口CLK1L输入为第二低电平,内部反相器??槭涑龆丝赒B变为第二低电平,则第六晶体管和第九晶体管被关断,此阶段持续到50%t1时刻;
    信号输出阶段:第二时钟输入端口CLK2L和第三时钟输入口CLK2输入为高电平时,第一存储电容由于自举效应跳变为大于第一根引线VD对应的高电平,第一信号输出端口COUT和第二信号输出端口OUT输出高电平,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI;第七晶体管导通,第二时钟输入信号端口CLK2L的高电平信号反馈第一晶体管和第二晶体管的连接点n,维持第一存储电容的高电压;
    90%t1时刻后,第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入为第二低电平信号和第一低电平信号,存储在第一信号输出端口COUT及第二信号输出端口OUT的电荷分别通过第五晶体管和第八晶体管释放,第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号,此阶段持续到100%t1时刻;
    信号等待阶段:第一时钟输入端口CLK1L输入为高电平信号,第一晶体管和第二晶体管被打开,存储在第一存储电容的电荷被释放,内部反相器??榈氖涑龆丝赒B输出高电平信号,将第六晶体管和第九晶体管打开,维持第一信号输出端口COUT及第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI,此阶段一直维持到下一次信号采集端口VI输入高电平信号。

    6.  一种由权利要求1-3任一项所述的栅极驱动单元构成的栅极扫描驱动器,其特征在于,包括对称分布在显示器两边用于驱动显示器行数为奇数的像素电路栅极的奇数栅极扫描驱动器及
    用于驱动显示器行数为偶数的像素电路栅极的偶数栅极扫描驱动器;
    所述奇数栅极扫描驱动器及偶数栅极扫描驱动器结构相同,均包括三根电源引线、四根时钟信号引线及N级级联的栅极驱动单元,所述N为自然数;
    所述三根电源引线分别为第一根引线VD、第二根引线VS及第三根引线VL,所述四根时钟信号引线分别为第一时钟引线AL、第二时钟引线A、第三时钟引线BL及第四时钟引线B;
    所述每个栅极驱动单元包括输入端口VI、第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS、第一时钟输入端口CLK1L、第二时钟输入端口CLK2L、第三时钟输入端口CLK2、第一信号输出端口COUT及第二信号输出端口OUT;
    所述N级级联的栅极驱动单元具体搭接方式如下:
    栅极驱动单元的第一电源输入端口VDD、第二电源输入端口VSSL、第三电源输入端口VSS分别与第一根引线VD、第二根引线VS及第三根引线VL连接;
    所述每一级栅极驱动单元的输入端口VI与其上一级N-1级栅极驱动单元的第一信号输出端口COUT连接,其中,第一级栅极驱动单元的输入端口VI作为栅极扫描驱动器的触发脉冲输入端口;
    级数N为奇数的栅极驱动单元的第一时钟输入端口CLK1L与第一时钟引线AL连接;其第二时钟输入端口CLK2L与第三时钟引线BL连接,其第三时钟输入端口CLK2与第四时钟引线B连接;
    级数N为偶数的栅极驱动单元的第一时钟输入端口CLK1L与第三时钟引线BL连接,其第二时钟输入端口CLK2L与第一时钟引线AL相连,其第三时钟输入端口CLK2与第二时钟引线A相连;
    其中第一电源输出端口电压VDD>第二电源输入端口电压VSS>第三电源输入端口电压VSSL。

    7.  一种如权利要求6所述的一种栅极扫描驱动器的驱动方法,其特征在于,周期t2,驱动的时钟信号占空比25%,下述中:驱动高电平为第一根引线VD所对应的高电平,第一低电平为第二根引线VS所对应低电平,第二低电平为第三根引线VL所对应低电平;具体步骤为:
    信号输入阶段:第一时钟输入端口CLK1L输入高电平信号,信号输入端口的高电平信号通过第一晶体管和第二晶体管输入到第一存储电容内,第五晶体管和第八晶体管被打开,第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入低电平信号第一低电平和第二低电平,第一输出端口COUT和第二输出端口OUT分别输出第二低电平和第一低电平,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI,此阶段持续到25%t2时刻。
    信号延时阶段:第一时钟输入端口输入第二低电平信号,第一晶体管和第 二晶体管被关断,高电平信号被存储在第一存储电容内,内部反相器??槭涑龆丝赒B输出第二低电平,将第六晶体管和第九晶体管关断,此阶段持续到50%t2时刻;
    信号输出阶段:第二时钟输入端口CLK2L和第三时钟输入端口CLK2输入高电平信号,第一存储电容由于自举效应,跳变为大于第一根引线VD对应的电压,第一信号输出端口COUT和第二信号输出端口OUT输出高电平信号,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI,第七晶体管被导通,第二时钟输入端口的高电平信号反馈到第一晶体管和第二晶体管连接处,维持第一存储电容的高电平,此阶段持续到75%t2时刻;
    信号释放阶段:第二时钟输入端口CLK2L和第三时钟输入端口CLK2分别输入第二低电平信号和第一低电平,第一信号输出端口COUT和第二信号输出端口OUT的高电平电荷分别从第五晶体管和第八晶体管释放,分别输出第二低电平信号和第一低电平信号,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI,此阶段持续到100%t2时刻;
    信号等待阶段:第一时钟输入端口CLK1L输入高电平信号,第一存储电容电荷被释放,第五晶体管和第八晶体管被关断,内部反相器??槭涑龆丝赒B输出高电平信号,第六晶体管和第九晶体管被打开,维持第一信号输出端口COUT和第二信号输出端口OUT分别输出第二低电平信号和第一低电平信号,所述第一信号输出端口COUT输出信号传输到下一级驱动单元的信号采集端口VI,此阶段一直持续到下一次信号输入端口VI输入高电平信号。

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    栅极 驱动 单元 扫描 驱动器 及其 方法
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