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    重庆时时彩改单防伪: 一种扩展集成电路总线IIC的方法及设备.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201410375452.8

    申请日:

    2014.07.31

    公开号:

    CN104142905A

    公开日:

    2014.11.12

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 13/40申请日:20140731|||公开
    IPC分类号: G06F13/40 主分类号: G06F13/40
    申请人: 深圳市共进电子股份有限公司
    发明人: 朱祥祥; 徐雷; 陈涛
    地址: 518000 广东省深圳市南山区南海大道1019号南山医疗器械产业园B116、B118;A211-A213、B201-B213;A311-313;B411-413
    优先权:
    专利代理机构: 深圳中一专利商标事务所 44237 代理人: 张全文
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201410375452.8

    授权公告号:

    ||||||

    法律状态公告日:

    2017.04.19|||2014.12.10|||2014.11.12

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明提供一种扩展集成电路总线IIC的方法,所述方法通过处理器设置一个(n+1)位的数据寄存器,n为自然数;通过处理器设置(n+1)个二输入或门,每一个二输入或门的输入端分别对应数据寄存器的一个位,所述每一个二输入或门的输出端分别对应一个第一IIC?Slave;通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低,将所述(n+1)位的数据寄存器的其他位设置为高,使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC?Slave,从而实现在扩展IIC接口时,除需要CPU提供IIC接口外,不需要其他的控制信号,只需要扩展IIC接口的时钟信号,IIC的扩展路数几乎不受限制。

    权利要求书

    权利要求书
    1.  一种扩展集成电路总线IIC的方法,其特征在于,所述方法包括:
    通过处理器设置一个(n+1)位的数据寄存器,n为自然数;
    通过处理器设置(n+1)个二输入或门,每一个二输入或门的输入端分别对应数据寄存器的一个位,所述每一个二输入或门的输出端分别对应一个第一IICSlave;
    通过IIC接口将所述(n+1)位的数据寄存器的其中一个位设置为低,将所述(n+1)位的数据寄存器的其他位设置为高,使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。

    2.  根据权利要求1所述的方法,其特征在于,所述每一个二输入或门的输入端分别对应数据寄存器的一个位,所述每一个二输入或门的输出端分别对应一个第一IIC Slave,包括:
    所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线,另一个输入端连接到与所述每一个二输入或门分别对应的数据寄存器的位,所述每一个二输入或门的输出端连接到对应的第一IIC Slave。

    3.  根据权利要求1所述的方法,其特征在于,所述IIC接口包括IIC master和第二IIC Slave。

    4.  根据权利要求1所述的方法,其特征在于,所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave一端连接与所述(n+1)位的数据寄存器的其中一个位对应的所述二输入或门的输出端,另一端连接所述CPU的IIC master的数据线。

    5.  根据权利要求1至4任意一项所述的方法,其特征在于,所述处理器包括:复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。

    6.  一种扩展集成电路总线IIC的设备,其特征在于,所述设备包括:
    第一设置单元,用于通过处理器设置一个(n+1)位的数据寄存器,n为自然数;
    第二设置单元,用于通过处理器设置(n+1)个二输入或门,每一个二输入或门的输入端分别对应数据寄存器的一个位,所述每一个二输入或门的输出端分别对应一个第一IIC Slave;
    第三设置单元,用于通过IIC接口将所述(n+1)位的数据寄存器的其中一 个位设置为低,将所述(n+1)位的数据寄存器的其他位设置为高,使得中央处理器CPU通过所述IIC接口访问所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave。

    7.  根据权利要求6所述的设备,其特征在于,所述第二设备单元,具体用于:
    所述每一个二输入或门的一个输入端连接到CPU的IIC master的时钟线,另一个输入端连接到与所述每一个二输入或门分别对应的数据寄存器的位,所述每一个二输入或门的输出端连接到对应的第一IIC Slave。

    8.  根据权利要求6所述的设备,其特征在于,所述IIC接口包括IIC master和第二IIC Slave。

    9.  根据权利要求6所述的设备,其特征在于,所述(n+1)位的数据寄存器的其中一个位对应的第一IIC Slave一端连接与所述(n+1)位的数据寄存器的其中一个位对应的所述二输入或门的输出端,另一端连接所述CPU的IIC master的数据线。

    10.  根据权利要求6至9任意一项所述的设备,其特征在于,所述处理器包括但不限于:复杂可编程逻辑器件CPLD、FPGA、单片机或CPU。

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    一种 扩展 集成电路 总线 IIC 方法 设备
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