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    全天重庆时时彩万计划: 一种提取待测时钟信号时间间隔参数的电路及方法.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201410320982.2

    申请日:

    2014.07.07

    公开号:

    CN104133367A

    公开日:

    2014.11.05

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G04F 10/00申请日:20140707|||公开
    IPC分类号: G04F10/00 主分类号: G04F10/00
    申请人: 中国电子科技集团公司第四十一研究所
    发明人: 林伟; 程根法
    地址: 233010 安徽省蚌埠市华光大道726号
    优先权:
    专利代理机构: 安徽合肥华信知识产权代理有限公司 34112 代理人: 余成俊
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201410320982.2

    授权公告号:

    ||||||

    法律状态公告日:

    2017.02.01|||2014.12.10|||2014.11.05

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明公开了一种提取待测时钟信号时间间隔参数的电路及方法,电路包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元,方法通过FPGA单元对三路通路单元分别锁定三个相应待测时钟信号的边沿,将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。本发明可实现对高速待测时钟提取时间间隔参数,并可对参数的类型及正/负极性进行灵活的控制,单次侧量可提取三个时间间隔参数或相邻周期值,并可实现随机取样。

    权利要求书

    权利要求书
    1.  一种提取待测时钟信号时间间隔参数的电路,其特征在于:包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元,其中:
    所述比较器输出与时钟分配单元输入连接,待测时钟信号差分输入至比较器,在差分输入的交叉点比较后,送入时钟分配单元;
    所述时钟分配单元由差分比较器和一分四的缓冲器集成电路芯片构成,时钟分配单元的输出分别与启动/停止控制单元输入、三路通路单元输入连接,比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出,四路输出的待测时钟信号分别送入启动/停止控制单元、三路通路单元; 
    所述启动/停止控制单元由单个D触发器构成,启动/停止控制单元输出部分连接至三路通路单元,所述FPGA单元有部分输出连接至启动/控制单元输入,时钟分配单元输出的待测时钟信号送入启动/停止控制单元D触发器的时钟输入端,FPGA单元产生启动/停止测量信号并送入启动/停止控制单元D触发器的数据输入端,启动/停止控制单元以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号,启动/停止控制信号通过启动/停止控制单元的输出差分输出,其中部分启动/停止控制信号送入三路通路单元;
    所述通路单元中,每路通路单元分别由第一正/负选择芯片、二分频芯片、第二正/负选择芯片、可编程分频器、锁存器依次连接构成,所述时钟分配单元输出分别与每路通路单元中第一正/负选择芯片输入连接,所述FPGA单元有部分输出分别与每路通路单元中第一正/负选择芯片、第二正/负选择芯片、可编程分频器连接,所述启动/停止控制单元部分输出分别与每路通路单元中二分频芯片、可编程分频器、锁存器连接,时钟分配单元输出的待测时钟信号送入每路通路单元中第一正/负选择芯片,待测时钟信号依次经过第一正/负选择芯片正负选择、二分频芯片分频、第二正/负选择芯片正负选择、可编程分频器分频、锁存器锁存后通过锁存器输出待测时钟信号的锁定边沿,所述启动/停止控制单元输出的启动/停止控制信号分别送入二分频芯片、可编程分频器、锁存器,作为二分频芯片和锁存器的复位信号以及可编程分频器的置数使能信号,所述FPGA单元中产生正/负极性选择信号、分频置数控制信号,正/负极性选择信号由FPGA单元分别送入第一正/负选择芯片、第二正/负选择芯片,分频置数控制信号由FPGA单元送入可编程分频器。

    2.  根据权利要求1所述的一种提取待测时钟信号时间间隔参数的电路,其特征在于:所述比较器单端输入待测时钟信号时,比较器未输入待测时钟信号的输入端接地,或者接一个固定比较电平。

    3.  一种基于权利要求1所述电路的待测时钟信号时间间隔提取方法,其特征在于:通过FPGA单元对三路通路单元中正/负选择芯片的正/负极性选择,以及可编程分频器的分频置数的控制,三路通路单元分别锁定三个相应待测时钟信号的边沿,将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。

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    一种 提取 测时 信号 时间 间隔 参数 电路 方法
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