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    重庆时时彩验证: 用于处理SHA2安全散列算法的方法和设备.pdf

    关 键 词:
    用于 处理 SHA2 安全 算法 方法 设备
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    摘要
    申请专利号:

    CN201710074199.6

    申请日:

    2012.03.30

    公开号:

    CN106802788A

    公开日:

    2017.06.06

    当前法律状态:

    实审

    有效性:

    审中

    法律详情: 实质审查的生效IPC(主分类):G06F 9/38申请日:20120330|||公开
    IPC分类号: G06F9/38; G06F15/80 主分类号: G06F9/38
    申请人: 英特尔公司
    发明人: K·S·雅普; G·M·沃尔里齐; J·D·吉尔福德; V·戈帕尔; E·奥兹图科; S·M·格尔雷; W·K·费格哈利; M·G·迪克森
    地址: 美国加利福尼亚州
    优先权:
    专利代理机构: 上海专利商标事务所有限公司 31100 代理人: 张欣
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201710074199.6

    授权公告号:

    |||

    法律状态公告日:

    2017.06.30|||2017.06.06

    法律状态类型:

    实质审查的生效|||公开

    摘要

    本发明涉及用于处理SHA??2安全散列算法的方法和设备。一种处理器包括指令解码器,用于接收第一指令以处理安全散列算法2(SHA??2)散列算法,第一指令具有与存储SHA??2状态的第一存储位置相关联的第一操作数以及与存储多个消息和轮常数相关联的第二存储位置相关联的第二操作数。处理器还包括耦合到所述指令解码器的执行单元,用于对所述第一操作数指定的SHA??2状态和所述第二操作数指定的多个消息和轮常数执行SHA??2散列算法的一次或多次迭代。

    权利要求书

    1.一种处理器,包括:
    多个128位单指令多数据(SIMD)寄存器;
    用于解码指令的解码单元,所述指令包括安全散列算法(SHA)256调度指令,所述
    SHA256指令具有:
    第一字段,用于指定所述128位SIMD寄存器中的第一128位SIMD源寄存器,所述第一128
    位SIMD源寄存器用于存储第一操作数,所述第一操作数用于在位[31:0]中包括第一32位数
    据元素,在位[63:32]中包括第二32位数据元素,在位[95:64]中包括第三32位数据元素,在
    位[127:96]中包括第四32位数据元素;
    第二字段,用于指定所述128位SIMD寄存器中的第二128位SIMD源寄存器,所述第二128
    位SIMD源寄存器用于存储第二操作数,所述第二操作数用于在位[31:0]中包括第五32位数
    据元素,在位[63:32]中包括第六32位数据元素,在位[95:64]中包括第七32位数据元素,在
    位[127:96]中包括第八32位数据元素;以及
    第三字段,用于指定所述128位SIMD寄存器中的第三128位SIMD源寄存器,所述第三128
    位SIMD源寄存器用于存储第三操作数,所述第三操作数用于在位[31:0]中包括第九32位数
    据元素,在位[63:32]中包括第十32位数据元素,在位[95:64]中包括第十一32位数据元素,
    在位[127:96]中包括第十二32位数据元素;
    以及
    执行单元,其耦合到所述解码单元,并耦合到所述128位SIMD寄存器,所述执行单元用
    于执行所述SHA256调度指令,并存储结果,所述结果将会包括:
    在位[31:0]中的第一32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十一32位数据元素循环右移17个位,并和循环右移19个位的第十一32位数据元素相异或,
    并和向右移位10个位的第十一数据元素相异或;(b)第一32位数据元素;和(c)第六32位数
    据元素;
    在位[63:32]中的第二32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十二32位数据元素循环右移17个位,并和循环右移19个位的第十二32位数据元素相异或,
    并和向右移位10个位的第十二数据元素相异或;(b)第二32位数据元素;和(c)第七32位数
    据元素;
    在位[95:64]中的第三32位结果数据元素,其中第一值等于所述第一32位结果素具元
    素,所述第三32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第一值循环右
    移17个位,并和循环右移19个位的所述第一值相异或,并和向右移位10个位的所述第一值
    相异或;(b)第三32位数据元素;和(c)第八32位数据元素;
    在位[127:96]中的第四32位结果数据元素,其中第二值等于所述第二32位结果素具元
    素,所述第四32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第二值循环右
    移17个位,并和循环右移19个位的所述第二值相异或,并和向右移位10个位的所述第二值
    相异或;(b)第四32位数据元素;和(c)第九32位数据元素。
    2.如权利要求1所述的处理器,其特征在于,所述解码单元用于解码第二SHA256调度指
    令,该第二SHA256调度指令用于执行SHA256调度的另一部分。
    3.如权利要求1所述的处理器,其特征在于,所述第一128位SIMD源寄存器还用作目的
    地寄存器以存储所述结果。
    4.如权利要求1所述的处理器,其特征在于,所述处理器是精简指令集计算(RISC)处理
    器。
    5.如权利要求1所述的处理器,还包括:
    多个64位通用寄存器;
    数据高速缓存;
    指令高速缓存;
    二级(L2)高速缓存,其耦合到所述数据高速缓存并耦合到所述指令高速缓存;
    分支预测单元;
    指令转换后备缓冲器(TLB),其耦合到所述指令高速缓存;以及
    指令获取单元,其耦合到所述解码单元。
    6.如权利要求1所述的处理器,还包括重排序缓冲器。
    7.如权利要求1所述的处理器,还包括寄存器重命名单元。
    8.一种制品,包括非瞬态机器可读存储介质,所述非瞬态机器可读存储介质存储多个
    指令,所述多个指令包括安全散列算法(SHA)256调度指令,该指令被机器执行时用于使所
    述机器执行操作,包括:
    解码所述SHA256调度指令,所述SHA256调度指令具有:
    第一字段,用于指定所述128位SIMD寄存器中的第一128位SIMD源寄存器,所述第一128
    位SIMD源寄存器用于存储第一操作数,所述第一操作数用于在位[31:0]中包括第一32位数
    据元素,在位[63:32]中包括第二32位数据元素,在位[95:64]中包括第三32位数据元素,在
    位[127:96]中包括第四32位数据元素;
    第二字段,用于指定所述128位SIMD寄存器中的第二128位SIMD源寄存器,所述第二128
    位SIMD源寄存器用于存储第二操作数,所述第二操作数用于在位[31:0]中包括第五32位数
    据元素,在位[63:32]中包括第六32位数据元素,在位[95:64]中包括第七32位数据元素,在
    位[127:96]中包括第八32位数据元素;以及
    第三字段,用于指定所述128位SIMD寄存器中的第三128位SIMD源寄存器,所述第三128
    位SIMD源寄存器用于存储第三操作数,所述第三操作数用于在位[31:0]中包括第九32位数
    据元素,在位[63:32]中包括第十32位数据元素,在位[95:64]中包括第十一32位数据元素,
    在位[127:96]中包括第十二32位数据元素;
    以及
    执行所述SHA256调度指令,并存储结果,所述结果将会包括:
    在位[31:0]中的第一32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十一32位数据元素循环右移17个位,并和循环右移19个位的第十一32位数据元素相异或,
    并和向右移位10个位的第十一数据元素相异或;(b)第一32位数据元素;和(c)第六32位数
    据元素;
    在位[63:32]中的第二32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十二32位数据元素循环右移17个位,并和循环右移19个位的第十二32位数据元素相异或,
    并和向右移位10个位的第十二数据元素相异或;(b)第二32位数据元素;和(c)第七32位数
    据元素;
    在位[95:64]中的第三32位结果数据元素,其中第一值等于所述第一32位结果素具元
    素,所述第三32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第一值循环右
    移17个位,并和循环右移19个位的所述第一值相异或,并和向右移位10个位的所述第一值
    相异或;(b)第三32位数据元素;和(c)第八32位数据元素;
    在位[127:96]中的第四32位结果数据元素,其中第二值等于所述第二32位结果素具元
    素,所述第四32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第二值循环右
    移17个位,并和循环右移19个位的所述第二值相异或,并和向右移位10个位的所述第二值
    相异或;(b)第四32位数据元素;和(c)第九32位数据元素。
    9.一种片上系统(SoC),包括:
    集成存储器控制器单元;以及
    处理器核,所述处理器核包括:
    多个128位单指令多数据(SIMD)寄存器;
    用于解码指令的解码单元,所述指令包括安全散列算法(SHA)256调度指令,所述
    SHA256指令具有:
    第一字段,用于指定所述128位SIMD寄存器中的第一128位SIMD源寄存器,所述第一128
    位SIMD源寄存器用于存储第一操作数,所述第一操作数用于在位[31:0]中包括第一32位数
    据元素,在位[63:32]中包括第二32位数据元素,在位[95:64]中包括第三32位数据元素,在
    位[127:96]中包括第四32位数据元素;
    第二字段,用于指定所述128位SIMD寄存器中的第二128位SIMD源寄存器,所述第二128
    位SIMD源寄存器用于存储第二操作数,所述第二操作数用于在位[31:0]中包括第五32位数
    据元素,在位[63:32]中包括第六32位数据元素,在位[95:64]中包括第七32位数据元素,在
    位[127:96]中包括第八32位数据元素;以及
    第三字段,用于指定所述128位SIMD寄存器中的第三128位SIMD源寄存器,所述第三128
    位SIMD源寄存器用于存储第三操作数,所述第三操作数用于在位[31:0]中包括第九32位数
    据元素,在位[63:32]中包括第十32位数据元素,在位[95:64]中包括第十一32位数据元素,
    在位[127:96]中包括第十二32位数据元素;
    以及
    执行单元,其耦合到所述解码单元,并耦合到所述128位SIMD寄存器,所述执行单元用
    于执行所述SHA256调度指令,并存储结果,所述结果将会包括:
    在位[31:0]中的第一32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十一32位数据元素循环右移17个位,并和循环右移19个位的第十一32位数据元素相异或,
    并和向右移位10个位的第十一数据元素相异或;(b)第一32位数据元素;和(c)第六32位数
    据元素;
    在位[63:32]中的第二32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十二32位数据元素循环右移17个位,并和循环右移19个位的第十二32位数据元素相异或,
    并和向右移位10个位的第十二数据元素相异或;(b)第二32位数据元素;和(c)第七32位数
    据元素;
    在位[95:64]中的第三32位结果数据元素,其中第一值等于所述第一32位结果素具元
    素,所述第三32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第一值循环右
    移17个位,并和循环右移19个位的所述第一值相异或,并和向右移位10个位的所述第一值
    相异或;(b)第三32位数据元素;和(c)第八32位数据元素;
    在位[127:96]中的第四32位结果数据元素,其中第二值等于所述第二32位结果素具元
    素,所述第四32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第二值循环右
    移17个位,并和循环右移19个位的所述第二值相异或,并和向右移位10个位的所述第二值
    相异或;(b)第四32位数据元素;和(c)第九32位数据元素。
    10.如权利要求9所述的SoC,其特征在于,所述解码单元用于解码第二SHA256调度指
    令,该第二SHA256调度指令用于执行SHA256调度的另一部分。
    11.如权利要求9所述的SoC,其特征在于,所述第一128位SIMD源寄存器还用作目的地
    寄存器以存储所述结果。
    12.如权利要求9所述的SoC,其特征在于,所述处理器核是精简指令集计算(RISC)处理
    器核。
    13.如权利要求9所述的SoC,其特征在于,所述处理器核还包括:
    多个64位通用寄存器;
    数据高速缓存;
    指令高速缓存;
    分支预测单元;
    指令转换后备缓冲器(TLB),其耦合到所述指令高速缓存;以及
    指令获取单元,其耦合到所述解码单元。
    14.如权利要求13所述的SoC,还包括二级(L2)高速缓存,其耦合到所述数据高速缓存
    并耦合到所述指令高速缓存。
    15.如权利要求9所述的SoC,其特征在于,所述处理器核还包括重排序缓冲器。
    16.如权利要求9所述的SoC,其特征在于,所述处理器核还包括寄存器重命名单元。
    17.如权利要求9所述的SoC,还包括通过至少一个互连同所述处理器核耦合的图像处
    理器。
    18.如权利要求9所述的SoC,还包括和所述处理器核耦合的显示单元,所述显示单元用
    于耦合至一个或多个显示器。
    19.如权利要求9所述的SoC,还包括通过至少一个互连同所述处理器核耦合的通信设
    备。
    20.如权利要求9所述的SoC,还包括同所述处理器核耦合的图形处理单元(GPU)。
    21.如权利要求9所述的SoC,还包括通过至少一个互连和所述处理器核耦合的网络处
    理器。
    22.如权利要求9所述的SoC,还包括和所述处理器核耦合的直接存储器访问(DMA)单
    元。
    23.如权利要求9所述的SoC,还包括和所述处理器核耦合的通信处理器。
    24.一种数据处理系统,包括:
    存储器;
    和所述存储器耦合的处理器,所述处理器包括:
    多个128位单指令多数据(SIMD)寄存器;
    用于解码指令的解码单元,所述指令包括安全散列算法(SHA)256调度指令,所述
    SHA256指令具有:
    第一字段,用于指定所述128位SIMD寄存器中的第一128位SIMD源寄存器,所述第一128
    位SIMD源寄存器用于存储第一操作数,所述第一操作数用于在位[31:0]中包括第一32位数
    据元素,在位[63:32]中包括第二32位数据元素,在位[95:64]中包括第三32位数据元素,在
    位[127:96]中包括第四32位数据元素;
    第二字段,用于指定所述128位SIMD寄存器中的第二128位SIMD源寄存器,所述第二128
    位SIMD源寄存器用于存储第二操作数,所述第二操作数用于在位[31:0]中包括第五32位数
    据元素,在位[63:32]中包括第六32位数据元素,在位[95:64]中包括第七32位数据元素,在
    位[127:96]中包括第八32位数据元素;以及
    第三字段,用于指定所述128位SIMD寄存器中的第三128位SIMD源寄存器,所述第三128
    位SIMD源寄存器用于存储第三操作数,所述第三操作数用于在位[31:0]中包括第九32位数
    据元素,在位[63:32]中包括第十32位数据元素,在位[95:64]中包括第十一32位数据元素,
    在位[127:96]中包括第十二32位数据元素;
    以及
    执行单元,其耦合到所述解码单元,并耦合到所述128位SIMD寄存器,所述执行单元用
    于执行所述SHA256调度指令,并存储结果,所述结果将会包括:
    在位[31:0]中的第一32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十一32位数据元素循环右移17个位,并和循环右移19个位的第十一32位数据元素相异或,
    并和向右移位10个位的第十一数据元素相异或;(b)第一32位数据元素;和(c)第六32位数
    据元素;
    在位[63:32]中的第二32位结果数据元素,其等于以下项的总和:(a)一个值,其等于第
    十二32位数据元素循环右移17个位,并和循环右移19个位的第十二32位数据元素相异或,
    并和向右移位10个位的第十二数据元素相异或;(b)第二32位数据元素;和(c)第七32位数
    据元素;
    在位[95:64]中的第三32位结果数据元素,其中第一值等于所述第一32位结果素具元
    素,所述第三32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第一值循环右
    移17个位,并和循环右移19个位的所述第一值相异或,并和向右移位10个位的所述第一值
    相异或;(b)第三32位数据元素;和(c)第八32位数据元素;
    在位[127:96]中的第四32位结果数据元素,其中第二值等于所述第二32位结果素具元
    素,所述第四32位结果数据元素等于以下项的总和:(a)一个值,其等于所述第二值循环右
    移17个位,并和循环右移19个位的所述第二值相异或,并和向右移位10个位的所述第二值
    相异或;(b)第四32位数据元素;和(c)第九32位数据元素。
    25.如权利要求24所述的数据处理系统,其特征在于,所述解码单元用于解码第二
    SHA256调度指令,该第二SHA256调度指令用于执行SHA256调度的另一部分。
    26.如权利要求24所述的数据处理系统,其特征在于,所述第一128位SIMD源寄存器还
    用作目的地寄存器以存储所述结果。
    27.如权利要求24所述的数据处理系统,其特征在于,所述处理器是精简指令集计算
    (RISC)处理器。
    28.如权利要求24所述的数据处理系统,其特征在于,所述处理器还包括:
    多个64位通用寄存器;
    数据高速缓存;
    指令高速缓存;
    分支预测单元;
    指令转换后备缓冲器(TLB),其耦合到所述指令高速缓存;以及
    指令获取单元,其耦合到所述解码单元。
    29.如权利要求28所述的数据处理系统,还包括二级(L2)高速缓存,其耦合到所述数据
    高速缓存并耦合到所述指令高速缓存。
    30.如权利要求24所述的数据处理系统,其特征在于,所述处理器还包括重排序缓冲
    器。
    31.如权利要求24所述的数据处理系统,其特征在于,所述处理器还包括寄存器重命名
    单元。
    32.如权利要求24所述的数据处理系统,还包括和所述处理器耦合的音频I/O。
    33.如权利要求24所述的数据处理系统,还包括和所述处理器耦合的图形处理单元
    (GPU)。
    34.如权利要求24所述的数据处理系统,还包括和所述处理器耦合的通信处理器。
    35.如权利要求24所述的数据处理系统,还包括和所述处理器耦合的显示器。
    36.如权利要求24所述的数据处理系统,还包括和所述处理器耦合的外围组件互连
    (PCI)Express互连。
    37.如权利要求24所述的数据处理系统,其特征在于,所述数据处理系统包括蜂窝电
    话。

    说明书

    用于处理SHA-2安全散列算法的方法和设备

    本申请是国际申请日为2012/03/30,国际申请号为PCT/US2012/031632,进入中国
    国家阶段的申请号为201280072066.0,题为“用于处理SHA-2安全散列算法的方法和设备”
    的发明专利申请的分案申请。

    技术领域

    本发明的各实施例一般涉及指令处理设备。更具体而言,本发明的各实施例涉及
    处理SHA-2安全散列算法的指令处理设备。

    背景技术

    SHA代表安全散列算法。它包括由国家安全局(NSA)设计且由国家标准和技术局
    (NIST)公布的五个散列函数。其中之一是SHA-2。SHA-2是一组安全散列函数,包括由NSA开
    发的SHA 224、SHA 256、SHA 384和SHA 512,旨在提供比SHA-1更高级别的安全性。SHA 224
    和SHA 256是基于32位字长度的类似算法,产生224和256位的摘要(digest)。SHA 384和SHA
    512基于64位字且产生384和512位的摘要。

    SHA-2算法在计算上比SHA 1更复杂,依赖于进位传播加法(propagate addition)
    以及逻辑操作和循环移位(rotate)。用于一轮SHA-2操作的关键路径包括四个连续的传播
    加法,且加法器输入由复杂逻辑和循环移位函数确定。图1描述SHA-2算法的细节。A,B,C,D,
    E,F,G和H表示8个状态字(对于SHA 224/256为32位,且对于SHA384/512为64位)。对于每次
    迭代执行以下的操作:





    对于SHA-512,按位的循环移位(bitwise rotation)使用不同的常数。在该示例
    中,给定的数用于SHA-256??稍诟寐止丶肪吨爸葱谐J齂加Wi消息输入加法。SHA-2算
    法的消息调度函数也比SHA-1更复杂,依赖于先前的消息输入的经循环移位的复本以形成
    消息输入:

    对于i从16至63

    s0:=(w[i-15]ROTR 7)XOR(w[i-15]ROTR 18)XOR(w[i-15]SHR 3)

    s1:=(w[i-2]ROTR 17)XOR(w[i-2]ROTR 19)XOR(w[i-2]SHR 10)

    w[i]:=w[i-16]+s0+w[i-7]+s1

    其中ROTR(也用作“>>>”)指示按位的循环右移(right-rotate)操作符,SHR指示按
    位的向右移位(right-shift)操作符,且XOR指示按位的异或操作符。

    对于SHA-256,如下地执行每次迭代:

    Σ0:=(a ROTR 2)XOR(a ROTR 13)XOR(a ROTR 22)

    maj:=(a AND b)XOR(a AND c)XOR(b AND c)

    t2:=Σ0+maj

    Σ1:=(e ROTR 6)XOR(e ROTR 11)XOR(e ROTR 25)

    ch:=(e AND f)XOR((NOT e)AND g)

    t1:=h+Σ1+ch+k[i]+w[i]

    h:=g

    g:=f

    f:=e

    e:=d+t1

    d:=c

    c:=b

    b:=a

    a:=t1+t2

    对于轮1至16,消息输入w[i]是32位x16=512位数据块。对于轮17至64的W[i]必须
    被导出。对于每一轮指定常数K,可在实际的轮迭代之前计算每轮的W[i]+K[i]值??稍?br />Federal Information Processing Standard Publication(联邦信息处理标准公布)出版
    的安全散列标准(FIPS PUB 180-3,2008年10月出版)中找到关于SHA-2规范的更详细的信
    息。

    使用标准指令的常规软件方案需要单独的指令用于实现诸如SHA256算法之类的
    SHA-2的轮和调度函数所需的每个加法和逻辑移位/循环移位指令。当前的用于SHA256的行
    业基准数据是每字节范围15个循环。SHA256的标准之类实现的限制潜在地接近每字节范围
    9个循环。缺少执行以上操作的有效方式。

    附图说明

    本发明的各实施例是作为示例说明的,而不仅限于各个附图的图形,在附图中,类
    似的参考编号表示类似的元件。

    图1描述SHA-2算法的细节。

    图2是根据本发明的一个实施例的处理器或处理器核心的执行流水线的框图。

    图3是示出根据一个实施例的SHA-2操作的框图。

    图4是示出根据一个实施例的SHA-256轮操作的过程的框图。

    图5是示出根据一个实施例执行SHA-2轮操作的方法的流程图。

    图6是示出根据一个实施例执行SHA-2消息调度操作的方法的流程图。

    图7是示出根据另一个实施例执行SHA-2消息调度操作的方法的流程图。

    图8A-8C是示出根据一个实施例的SHA-256轮操作的过程的伪代码。

    图9A示出根据本发明的一个实施例的示例性高级向量扩展(AVX)指令格式。

    图9B示出根据本发明的另一个实施例的示例性高级向量扩展(AVX)指令格式。

    图9C示出根据本发明的另一个实施例的示例性高级向量扩展(AVX)指令格式。

    图10A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的
    方框图。

    图10B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的
    方框图。

    图11A是示出根据本发明的一个实施例的示例性专用向量友好指令格式的框图。

    图11B是示出根据本发明的另一个实施例的通用向量友好指令格式的框图。

    图11C是示出根据本发明的另一个实施例的通用向量友好指令格式的框图。

    图11D是示出根据本发明的另一个实施例的通用向量友好指令格式的框图。

    图12是根据本发明的一个实施例的寄存器架构的框图。

    图13A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命
    名的无序发布/执行流水线的框图。

    图13B是示出根据本发明的实施例的有序架构核的示例性实施例以及包括在处理
    器中的示例性寄存器重命名的无序发布/执行架构核两者的方框图。

    图14A是根据本发明的一个实施例的处理器核的框图。

    图14B是根据本发明的另一个实施例的处理器核的框图。

    图15是根据本发明的实施例的处理器的框图。

    图16是根据本发明一个实施例的系统的框图。

    图17是根据本发明的实施例的更具体的示例性系统的框图。

    图18是根据本发明的另一个实施例的更具体的示例性系统的框图。

    图19是根据本发明的实施例的SoC的框图。

    图20是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制
    指令变换成目标指令集中的二进制指令的框图。

    各实施例的描述

    下面将参考下面所讨论的细节来描述本发明的各实施例并各方面,各个附图将示
    出各实施例。下面的描述和图形只是本发明的说明,而不作为对本发明的限制。描述了很多
    具体细节,以便全面地理解本发明的各实施例。然而,在某些实例中,没有描述已知的或常
    规的细节,以便提供对本发明的各实施例的简洁的讨论。

    在本说明书中对“一个实施例”或“实施例”的引用意思指和该实施例一起描述的
    特定特征、结构或特征可以被包括在本发明的至少一个实施例中。在本说明书中的不同位
    置出现短语“在一个实施例中”不一定都是指同一个实施例。

    根据一些实施例中,新指令集架构(ISA)用于响应于单个指令(例如,单指令多数
    据或SIMD指令)执行一轮或多轮上述的SHA-2操作,以提高SHA-2计算的效率。常规的系统需
    要利用多个指令来执行一轮SHA-2轮操作。通过减少SHA-2轮函数所需的时间同时以流水线
    方式导出后续轮的消息输入来优化性能,使得执行SHA-2算法的速度主要受到轮计算的影
    响。在一个实施例中,为了执行256位(例如,SHA-256)轮操作,具有至少256位的寄存器用于
    存储SHA-2状态变量(例如,状态变量A,B,C,D,E,F,G和H)和多个消息输入(例如,至少四个
    消息输入),使得一轮或多轮SHA-2轮散列操作可由诸如支持向量的处理器之类的处理器响
    应于单个指令并行地执行。此外,具有至少128位的寄存器用于基于先前的消息输入为下一
    循环或迭代(例如,接下来的一轮或多轮)准备多个消息输入。

    图2是根据本发明的一个实施例的处理器或处理器核心的执行流水线的框图。参
    考图2,处理器100可以表示任何类型的指令处理设备。例如,处理器100可以是通用处理器。
    处理器100可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、
    各种超长指令字(VLIW)处理器中的任何一种,其各种混合型,或完全其他类型的处理器。处
    理器100还可表示一个或多个处理器核。

    处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如,这样的
    核的实现可以包括:1)旨在用于通用计算的通用有序核;2)预期用于通用计算的高性能通
    用无序核;3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包
    括:包括预期用于通用计算的一个或多个通用有序核和/或预期用于通用计算的一个或多
    个通用无序核的中央处理器单元(CPU);以及2)包括主要预期用于图形和/或科学(吞吐量)
    的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构,其可包
    括:1)在与CPU分开的芯片上的协处理器;2)在与CPU相同的封装中但分开的管芯上的协处
    理器;3)与CPU在相同管芯上的协处理器(在该情况下,这样的协处理器有时被称为诸如集
    成图形和/或科学(吞吐量)逻辑等专用逻辑,或被称为专用核);以及4)可以将所描述的CPU
    (有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的
    芯片上系统。接着描述示例性核架构,随后描述示例性处理器和计算机架构。

    在一个实施例中,处理器100包括但不限于指令解码器101和一个或多个执行单元
    102。指令解码器101用于接收和解码来自指令获取单元(未示出)的指令103。指令解码器
    102可生成并输出一个或多个微操作、微代码、入口点、微指令、其他指令或其他控制信号,
    它们反映或来源于指令。指令解码器102可以使用各种不同的机制来实现。合适的机制的示
    例包括,但不仅限于,微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)、
    等等。

    执行单元102可包括算术逻辑单元或能够基于指令执行操作的另一类型的逻辑单
    元。作为指令解码器102解码指令的结果,执行单元102可以接收一个或多个微操作、微代码
    入口点、微指令、其他指令或其他控制信号,它们反映指令或来源于指令。执行单元102可以
    作为指令指出一个或多个源操作数(SRC)的结果操作用于将结果存储到由指令指出的寄存
    器集合的一个或多个目的地操作数(DEST)中。执行单元102可以包括可操作以执行指令或
    从指令导出的其他控制信号的电路或其他执行逻辑(例如,与硬件和/或固件相结合的软
    件),并相应地执行操作。执行单元102可以表示诸如逻辑单元、算术逻辑单元(ALU)、算术单
    元、整数单元等等之类的任何类型的执行单元。

    源和目的地操作数中的某些或全部可以被存储在寄存器集合或存储器的寄存器
    中。寄存器集合可以是寄存器组的一部分,以及潜在地,诸如状态寄存器、标志寄存器等其
    他寄存器。寄存器可以是可以被用来存储数据的存储位置或设备。寄存器集合常??梢栽?br />物理上位于带有执行单元的管芯中。寄存器可以从处理器的外部或从编程器的角度可见。
    例如,指令可以指定存储在寄存器中的操作数。各种不同类型的寄存器都是合适的,只要它
    们能够存储和提供如此处所描述的数据。寄存器可以被重命名,也可以不被重命名。合适的
    寄存器的示例包括但不仅限于专用物理寄存器、使用寄存器重命名的动态地分配的物理寄
    存器、专用和动态地分配的物理寄存器的组合,等等??闪硌〉?,源和目的地操作数中的一
    个或多个可以存储在存储位置,而不是寄存器中,诸如,例如,系统存储器中的位置。

    返回参见图2,根据一个实施例中,执行单元102包括一个或多个SHA-2单元106,用
    以响应于由指令解码器101接收并提供的第一指令,利用诸如SHA-2状态A至H之类的数据
    110、消息输入以及存储在一个或多个寄存器104中的相应常数Wt和Kt,执行一轮或多轮SHA-
    2轮操作。响应于作为单指令多数据(SIMD)指令的单个指令执行一轮或多轮SHA-2轮操作。
    SHA-2轮操作的轮数取决于处理器流水线的特定设计或配置(例如流水线等待时间要求),
    该处理器流水线可被配置成优化处理器流水线的总体性能的适当的数量。出于说明的目
    的,假设在单个SIMD循环中执行两轮SHA-2轮操作。将理解到,也可在单个SIMD循环中执行
    更多或更少轮的SHA-2轮操作,只要诸如具有适当尺寸的寄存器或存储器之类的所需资源
    是可用的即可。

    根据一个实施例,响应于作为单指令多数据(SIMD)指令的单个指令执行一轮或多
    轮SHA-2轮操作。在一个实施例中,第一指令包括两个操作数。第一操作数表示源/目的地寄
    存器,用于存储当前的SHA-2状态作为输入以及下一SHA-2状态作为一轮或多轮SHA-2轮操
    作的结果。第二操作数表示寄存器/存储器,用于存储用于轮操作的多个消息输入和填补常
    数。在已经执行SHA-2轮操作之后,SHA-2状态被更新并存储回第一操作数指定的寄存器中。
    在一个实施例中,响应于单个SIMD指令执行一轮或多轮SHA-2轮操作,其中所涉及的寄存器
    具有至少256位,用以存储用于SHA-256轮操作的SHA-2状态变量和消息输入(以及512位用
    于SHA-512轮操作)。

    根据另一个实施例,响应于第二指令,SHA-2单元106配置成执行SHA-2消息调度操
    作以产生用于下一循环的多个消息输入(例如,在下一SIMD指令循环中的一轮或多轮SHA-2
    轮操作)。在一个实施例中,取决于处理器流水线的特定设计或配置,可能需要两个指令来
    准备下一SIMD循环的消息输入。在单个SIMD循环中支持至少两轮SHA-2轮操作中,第一指令
    包括三个操作数,用以存储至少8个先前的消息输入,并在执行第一指令之后,生成中间结
    果并将其返回在操作数之一指定的寄存器中。第二指令获取由第一指令生成的中间结果作
    为一个操作数中的输入。第二指令的另一个操作数指定至少8个其它先前的消息输入(例如
    组合的总共16个消息)。最终结果表示用于下一SIMD循环的4个消息输入。在一个实施例中,
    在消息调度操作中涉及的寄存器具有至少128位。

    根据一些实施例,本发明的实施例包括利用YMM SIMD寄存器的新指令和数据路
    径,该寄存器具有256位且与来自加利福尼亚州圣克拉拉的英特尔公司的AVX处理器兼容,
    作为用于SHA-256状态的256位的源/目的地操作数??山峡淼募拇嫫?例如,512位或更宽
    的寄存器)用于执行较宽位的SHA-2轮操作,诸如SHA-512轮操作。贯穿本申请,出于说明的
    目的描述SHA-2标准的SHA-256,然而,也适用于诸如SHA-2标准的SHA-512之类的其它操作。

    根据一个实施例中,利用以3循环等待时间(例如,3个循环流水线)计算两轮的新
    指令,可改进SHA224/256操作。八个32位状态变量A至H存储在256位寄存器中,诸如英特尔
    AVX处理器的YMM寄存器。在单个SIMD循环中执行至少两轮SHA-256轮操作的新指令在本文
    中称为SHA256RNDS2(例如,SHA-256 2轮)指令。SHA256RNDS2指令利用第一256位寄存器(例
    如,第一YMM寄存器)来包含状态变量(例如,SHA-2状态A到H)作为源/目的地寄存器,加上第
    二256位寄存器(例如,第二YMM寄存器),其包含两个预先计算的消息输入加轮常数值。为了
    导出消息输入并在SHA-256轮迭代之前增加轮常数,根据一个实施例,两个消息调度指令
    (在本文中称为MSG1SHA256和MSG2SHA256指令)被实现以加速复杂调度函数,该函数包括循
    环移位(rotate)、移位(shift)、XOR和三个32位进位传播加法。

    在一个实施例中,SHA256RNDS2指令需要3个循环以读取来自YMM寄存器的状态和K
    消息输入,以执行2轮SHA-256,并将更新的状态写回源/目的地YMM寄存器。在2轮SHA 256的
    3循环等待时间下,吞吐率是每循环2/3轮,或每512位块96循环,需要64轮处理。从被散列化
    的64字节数据块的4字节分区提供用于轮1至16的消息输入w[i]。利用复杂消息调度器,从
    输入数据的64字节/16字导出用于轮17至64的w[i],对于每轮,每个消息字需要4次循环移
    位、2次移位、4次XOR和4次进位传播加法??扇缦露ㄒ宀僮鳎?br />

    对于i从16至63

    w[i]:=w[i-16]+s0(w[i-15])+w[i-7]+s1(w[i-2])

    其中函数s0可被定义为:

    s0(x)=(x ROTR 7)XOR(x ROTR 18)XOR(x SHR 3)

    并且其中函数s1可被定义为:

    s1(x)=(x ROTR 17)XOR(x ROTR 19)XOR(x SHR 10)

    在一个实施例中,SHA256RNDS2指令的格式可被如下定义:

    SHA256RNDS2,YMM1,YMM2/m256

    其中YMM1是源/目的地寄存器,用于存储SHA-256状态变量A,B,C,D,E,F,G和H。在2
    轮SHA256迭代之后,SHA256RNDS2指令用所得的新状态更新目的地YMM1寄存器。YMM2是具有
    2个新消息输入和预先相加的轮常数的源寄存器。用于轮0的输入kw0被存储在寄存器YMM2
    [31:00]中,且用于轮1的输入kw1被存储在寄存器YMM2[63:32]中,如图3所示。注意参考图
    3,在该示例中,SHA-2单元106对SHA-2状态301和存储在寄存器302中的KW之一计算两轮
    SHA-256轮操作,其生成下一SHA-2状态303。下一SHA-2状态303可被存储回源/目的地寄存
    器301。在该示例中,因为具有至少128位的寄存器302可存储更多的KW,所以也可执行另外
    的轮的SHA-2轮操作。类似地,如果寄存器302具有256位或512位,则可执行更多的轮,只要
    可满足流水线等待时间即可。

    在一个实施例中,可如下地定义YMM1寄存器:

    A=YMM[255:224]

    B=YMM[223:192]

    C=YMM[191:160]

    D=YMM[159:128]

    E=YMM[127:96]

    F=YMM[95:64]

    G=YMM[63:32]

    H=YMM[31:00]

    其中状态变量A,B,C,D,E,F,G和H(对于轮n)←状态变量A,B,C,D,E,F,G和H(对于
    轮n-2)对于2个SHA-256轮步进。

    为了跟上SHA256RNDS2指令,根据一个实施例,提供执行SHA-256消息调度的两个
    专用指令,在本文中称为指令MSG1SHA256和MSG2SHA256。在一个实施例中,对于SHA-256轮
    操作的当前轮i,指令MSG1SHA256基于先前计算的消息计算中间消息,如下:

    Word0=s0(w[i-15])+w[i-16]

    Word1=s0(w[i-14])+w[i-15]

    Word2=s0(w[i-13])+w[i-14]

    Word3=s0(w[i-12])+w[i-13]

    在一个实施例中,对于SHA-256轮操作的当前轮i,指令MSG2SHA256基于先前计算
    的消息和由指令MSG2SHA256产生的中间消息计算用于下一迭代的四个消息,如下:

    w[i]=Word0Msg1+s1(w[i-2])+w[i-7]

    w[i+1]=Word1Msg1+s1(w[i-1])+w[i-6]

    w[i+2]=Word2Msg1+s1(w[i])+w[i-5]

    w[i+3]=Word3Msg1+s1(w[i+1])+w[i-4]

    其中例如在另一个流水线级中Word0Msg1,Word1Msg1,Word2Msg1和Word3Msg1由
    指令MSG1SHA256产生(例如,对应于以上的Word0,Word1,Word2和Word 3)。

    注意,w[i+2]和w[i+3]是基于w[i]和w[i+1]由指令MSG2SHA256计算的。因此,在w
    [i]和w[i+1]的计算完成之前计算w[i+2]和w[i+3]。如果这导致计算w[i+2]和w[i+3]所需
    的总时间超过为单个SIMD指令流水线分配的时间,则MSG2SHA256指令可被分成两个单独的
    指令,即,MSG2ASHA256和MSG2BSHA256。MSG2ASHA256将计算w[i]和w[i+1],而MSG2BSHA256
    将计算w[i+2]和w[i+3]。

    在一个实施例中,指令MSG1SHA256可定义如下:

    MSG1SHA256 XMM0,XMM1,XMM2

    其中寄存器XMM0,XMM1和XMM2表示具有至少128位的寄存器,诸如可从因特尔AVX
    处理器族获得的那些XMM寄存器。指令MSG1SHA256执行接下来的四个SHA256消息输入的中
    间计算。SHA-256调度消息输入w用于轮16至63,如下:

    w[i]:=w[i-16]+s0(w[i-15])+w[i-7]+s1(w[i-2])

    在一个实施例中,输入XMM2表示消息w(i-13),w(i-14),w(i-15)和w(i-16)。XMM2
    的格式的实施例可如下定义:

    XMM2[127:96]=w(i-13)

    XMM2[95:64]=w(i-14)

    XMM2[63:32]=w(i-15)

    XMM2[31:00]=w(i-16)

    输入XMM1表示消息w(i-9),w(i-10),w(i-11)和w(i-12)。XMM2的格式的实施例可
    如下定义:

    XMM1[127:96]=w(i-9)

    XMM1[95:64]=w(i-10)

    XMM1[63:32]=w(i-11)

    XMM1[31:00]=w(i-12)

    输出XMM0表示w(i-13)+s0(w(i-12)),w(i-14)+s0(w(i-13)),w(i-15)+s0(w(i-
    14))和w(i-16)+s0(w(i-15))。XMM0的格式的实施例可如下定义:

    XMM0[127:96]=w(i-13)+s0(w[i-12])

    XMM0[95:64]=w(i-14)+s0(w[i-13])

    XMM0[63:32]=w(i-15)+s0(w[i-14])

    XMM0[31:00]=w(i-16)+s0(w[i-15])

    其中XMM0[127:96]表示用于确定w(i+3)的Msg1(i-13);XMM0[95:64]表示用于确
    定w(i+2)的Msg1(i-14);XMM0[63:32]表示用于确定w(i+1)的Msg1(i-15);以及XMM0[31:
    00]表示用于确定w(i)的Msg1(i-16)。

    在一个实施例中,指令MSG2SHA256可定义如下:

    MSG2SHA256XMM0,XMM1,XMM2

    其中寄存器XMM0,XMM1和XMM2表示具有至少128位的寄存器,诸如可从因特尔AVX
    处理器族获得的那些XMM寄存器。指令MSG2SHA256利用先前计算的MSG1SHA256指令的包含
    用于w(i-13)至w(i-16)的msg1值的XMM结果寄存器、保存消息输入w(i-5)至w(i-8)的XMM寄
    存器和保存消息输入w(i-1)至w(-4)的XMM寄存器来执行用于接下来的四个SHA-256消息输
    入的计算。

    在一个实施例中,SHA-256调度消息输入w用于轮16至63,如下:

    w[i]:=w[i-16]+s0(w[i-15])+w[i-7]+s1(w[i-2])

    w[i+1]:=msg1[i-15]+w[i-6]+s1(w(i-1))

    其中中间结果msg[i-15]由指令MSG1SHA256例如在另一个流水线级中产生。消息w
    (i)和w(i+1)用于完成w(i+2)和w(i+3)的计算,例如具有其间的延迟,如下:

    w[i+3]:=msg1[i-13]+w[i-4]+s1(w(i+1))

    w[i+2]:=msg1[i-14]+w[i-5]+s1(w(i))

    其中中间结果msg[i-13]和msg[i-14]由指令MSG1SHA256例如在另一个流水线级
    中产生。

    在一个实施例中,指令MSG2SHA256的输入包括三个具有至少128位的寄存器,诸如
    因特尔AVX处理器族的XMM寄存器。在一个实施例中,对于SHA-256轮操作的当前轮i,输入
    XMM2表示消息w(i-5),w(i-6),w(i-7)和w(i-8),如下:

    XMM2[127:96]=w(i-5)

    XMM2[95:64]=w(i-6)

    XMM2[63:32]=w(i-7)

    XMM2[31:00]=w(i-8)

    在一个实施例中,对于SHA-256轮操作的当前轮i,输入XMM1表示消息w(i-1),w(i-
    2),w(i-3)和w(i-4),如下:

    XMM1[127:96]=w(i-1)

    XMM1[95:64]=w(i-2)

    XMM1[63:32]=w(i-3)

    XMM1[31:00]=w(i-4)

    在一个实施例中,对于SHA-256轮操作的当前轮i,输入XMM0表示由MSG1SHA256指
    令产生的中间消息Msg1(i-13),Msg1(i-14),Msg1(i-15)和Msg1(i-16),如下:

    XMM0[127:96]=w(i-13)AND s0(wi-12)

    XMM0[95:64]=w(i-14)AND s0(wi-13)

    XMM0[63:32]=w(i-15)AND s0(wi-14)

    XMM0[31:00]=w(i-16)AND s0(wi-15)

    在一个实施例中,对于SHA-256轮操作的当前轮i,输出XMM0表示消息w(i+3),w(i+
    2),w(i+1)和w(i),如下:

    XMM0[127:96]=w(i+3)

    XMM0[95:64]=w(i+2)

    XMM0[63:32]=w(i+1)

    XMM0[31:00]=w(i)

    图4是示出根据一个实施例的SHA-256轮操作的过程的框图。参见图4,利用处理器
    或处理器核的至少三个流水线级401-403定义过程的实施例。注意流水线级401-403可以或
    可以不是连续的流水线级,这取决于处理器的特定设计或配置??山玀SG1SHA256微代码
    404,MSG2SHA256微代码405和SHA256RNDS2微代码406实现为图1的SHA-2单元106的一部分。

    根据一个实施例,响应于指令MSG1SHA256,MSG1SHA256微代码404执行如上所述的
    SHA-256消息调度操作的第一部分。对于SHA-256轮操作的给定轮i,在流水线级401期间,
    MSG1SHA256微代码404对先前生成的消息407-408执行消息调度操作的第一部分并生成中
    间消息409。

    根据一个实施例,响应于指令MSG2SHA256,MSG2SHA256微代码405执行如上所述的
    SHA-256消息调度操作的第二部分。对于SHA-256轮操作的给定轮i,在流水线级402期间,
    MSG2SHA256微代码405对先前生成的消息410-411和中间消息409执行消息调度操作的第二
    部分并生成中间消息412。

    根据一个实施例,响应于指令SHA256RNDS2,SHA256RNDS2微代码406执行一轮如上
    所述的SHA-256轮操作。对于SHA-256轮操作的给定轮i,在流水线级403期间,SHA256RNDS2
    微代码406对消息412和当前的SHA-256状态413执行轮操作执行,并生成用于下一轮或迭代
    的SHA-256状态414。注意在该示例中,存储在寄存器412中的w(i+3),w(i+2),w(i+1)和w(i)
    中的每一个具有32位。它可用于执行至少两轮SHA-256轮操作。如果寄存器412可存储更多
    的消息输入,则也可执行更多轮的SHA-256轮操作,只要能满足流水线等待时间要求即可。

    图5是示出根据一个实施例执行SHA-2轮操作的方法的流程图。方法500可以通过
    图1的SHA-2单元106来执行。参考图5,在框501,接收指令(例如,SHA256RNDS2),其中该指令
    包括第一操作数(例如,YMM1)和第二操作数(例如,YMM2)。在框502,从第一操作数提取SHA-
    2状态(例如,状态A至H),并且从第二操作数提取至少一个消息输入(例如,至少一个KW)。在
    框503,根据SHA-2规范对SHA-2状态和消息输入执行SHA-2(例如,SHA-256轮)轮操作的至少
    一轮。在框504,在第一操作数指定的寄存器中基于SHA-2轮操作的至少一轮的结果更新
    SHA-2状态。

    图6是示出根据一个实施例执行SHA-2消息调度操作的方法的流程图。方法600可
    由图1的SHA-2单元106执行,作为SHA-2消息调度操作的第一部分。参考图6,在框601,接收
    指令(例如,MSG1SHA256),其中指令包括三个操作数(例如,XMM0,XMM1,XMM2),每个操作数
    标识具有至少128位的寄存器。在框602,从第二和第三操作数(例如,XMM1和XMM2)提取多个
    消息输入(例如,8个输入)。在框603,基于消息输入执行SHA-2消息调度操作的第一部分。在
    框604生成中间结果并将其存储在与第一操作数(例如XMM0)相关联的寄存器中。

    图7是示出根据一个实施例执行SHA-2消息调度操作的方法的流程图。方法700可
    由图1的SHA-2单元106执行,作为消息调度操作的第二部分。参考图7,在框701,接收指令
    (例如,MSG2SHA256),其中指令包括三个操作数(例如,XMM0,XMM1,XMM2),每个操作数标识
    具有至少128位的寄存器。在框702,从第一操作数(例如,XMM0)获取SHA-2调度操作的第一
    部分的中间结果,且从第二和第三操作数(例如,XMM1和XMM2)获取多个消息输入。在框703,
    基于中间结果和消息输入执行SHA-2消息调度操作的第二部分。在框704,生成SHA-2消息调
    度操作的最终结果并将其存储在与第一操作数(例如,XMM0)相关联的寄存器中。

    图8A-8C是示出根据一个实施例的SHA-256轮操作的过程的伪代码。参考图8A-8C,
    在该示例中,具有256位的YMM寄存器用于存储消息输入,其中每个消息输入包括32位。YMM
    寄存器可实际存储至少四个(高达八个)消息输入,其中每个消息输入具有32位。结果,对于
    每次迭代,可经由指令SHA256RNDS2中的两个执行至少四轮SHA-256,如在图8A的行801和
    802所示。注意XMM寄存器用于并行计算四个消息项。如果YMM寄存器用于一次4项,则不使用
    较高的128位。对于计算8个消息项,具有YMM寄存器的MSG1工作良好,但可将MSG2分成2或4
    个指令。如上所述,可在每次迭代中执行更多或更少的轮,这取决于处理器或处理器核的特
    定配置。

    本发明的实施例的示例包括处理器,其具有指令解码器,用于接收第一指令以处
    理安全散列算法2(SHA-2)散列算法,所述第一指令具有用于存储SHA-2状态的第一操作数
    以及用于存储多个消息和轮常数的第二操作数;以及耦合到指令解码器的执行单元,用于
    响应于第一指令对所述第一操作数指定的SHA-2状态和所述第二操作数指定的多个消息和
    轮常数执行一轮或多轮SHA-2散列算法。第一操作数指定具有至少256位或512位的第一寄
    存器以存储用于分别执行SHA-256轮操作或SHA-512轮操作的SHA-2状态变量的数据。第二
    操作数指定具有至少64位或128位的第二寄存器或存储器位置,以分别存储用于SHA-256轮
    操作或SHA-512轮操作的至少两个消息和轮常数。响应于作为单指令多数据(SIMD)指令的
    第一指令,执行SHA-2算法的至少两轮。指令解码器接收第二指令,且其中响应于第二指令,
    执行单元被配置成基于由第二指令指定的多个第一先前消息执行消息调度操作的第一部
    分并生成中间结果。第二指令包括第三操作数、第四操作数和第五操作数。对于SHA-2轮操
    作的当前轮i,第三操作数指定用于存储消息w(i-13)、w(i-14)、w(i-15)和w(i-16)的寄存
    器。第四操作数指定用于存储消息w(i-9)、w(i-10)、w(i-11)和w(i-12)的寄存器。中间结果
    被存储在由第五操作数指定的寄存器中。中间结果包括w(i-3)+s0(w(i-12))、w(i-14)+s0
    (w(i-13))、w(i-15)+s0(w(i-14))、w(i-16)+s0(w(i-15)),其中函数s0(x)由s0(x)=(x
    ROTR 7)XOR(x ROTR 18)XOR(x ROTR 3)表示。指令解码器接收第三指令,其中响应于第三
    指令,所述执行单元配置成对第三指令中指定的中间结果和第二先前消息执行消息调度操
    作的第二部分并生成接下来的输入消息,用于在SHA-2算法的一轮或多轮的接下来的迭代
    期间执行SHA-2算法的一轮或多轮操作。第三指令包括第六操作数、第七操作数和第八操作
    数,其中对于SHA-2轮操作的当前轮i,第六操作数指定用于存储消息w(i-5)、w(i-6)、w(i-
    7)和w(i-8)的寄存器。第七操作数指定用于存储消息w(i-1)、w(i-2)、w(i-3)和w(i-4)的寄
    存器。接下来的输入消息包括将要存储在由第八操作数指定的寄存器中的w(i)、w(i+1)、w
    (i+2)和w(i+3)。

    本发明的实施例的示例包括一种方法,包括:在指令解码器处接收第一指令以处
    理安全散列算法2(SHA-2)散列算法,所述第一指令具有用于存储SHA-2状态的第一操作数
    以及用于存储多个消息和轮常数的第二操作数;以及响应于第一指令,由耦合到指令解码
    器的执行单元对第一操作数指定的SHA-2状态和第二操作数指定的多个消息和轮常数执行
    一轮或多轮SHA-2散列算法。第一操作数指定具有至少256位或512位的第一寄存器以存储
    用于分别执行SHA-256轮操作或SHA-512轮操作的SHA-2状态变量的数据。第二操作数指定
    具有至少64位或128位的第二寄存器或存储器位置,以分别存储用于SHA-256轮操作或SHA-
    512轮操作的至少两个消息和轮常数。响应于作为单指令多数据(SIMD)指令的第一指令,执
    行SHA-2算法的至少两轮。该方法还包括由指令解码器接收第二指令,第二指令具有第三操
    作数、第四操作数和第五操作数;响应于第二指令,执行单元基于由第二指令指定的多个第
    一先前消息执行消息调度操作的第一部分;并生成中间结果。对于SHA-2轮操作的当前轮i,
    第三操作数指定用于存储消息w(i-13)、w(i-14)、w(i-15)和w(i-16)的寄存器,其中第四操
    作数指定用于存储消息w(i-9)、w(i-10)、w(i-11)和w(i-12)的寄存器,且其中中间结果被
    存储在由第五操作数指定的寄存器中。中间结果包括w(i-3)+s0(w(i-12))、w(i-14)+s0(w
    (i-13))、w(i-15)+s0(w(i-14))、w(i-16)+s0(w(i-15)),其中函数s0(x)由s0(x)=(x ROTR
    7)XOR(x ROTR 18)XOR(x ROTR 3)表示。该方法还包括指令解码器接收第三指令,该第三指
    令具有第六操作数、第七操作数和第八操作数;响应于第三指令,通过执行来对第三指令中
    指定的中间结果和第二先前消息执行消息调度操作的第二部分;并生成接下来的输入消
    息,用于在SHA-2算法的一轮或多轮的接下来的迭代期间执行SHA-2算法的一轮或多轮操
    作。对于SHA-2轮操作的当前轮i,第六操作数指定用于存储消息w(i-5)、w(i-6)、w(i-7)和w
    (i-8)的寄存器,其中第七操作数指定用于存储消息w(i-1)、w(i-2)、w(i-3)和w(i-4)的寄
    存器,且其中接下来的输入消息包括将要存储在由第八操作数指定的寄存器中的w(i)、w(i
    +1)、w(i+2)和w(i+3)。本发明的实施例的示例还包括数据处理系统,具有,互连;耦合互连
    的处理器,用于执行上述方法;以及耦合到互连的动态随机存取存储器(DRAM)。

    指令集,或指令集架构(ISA)是涉及编程的计算机架构的一部分,并可以包括原生
    数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输
    出(I/O)。在本文中术语指令一般指宏指令——即被提供给处理器(或指令转换器,该指令
    转换器(例如使用静态二进制变换、包括动态编译的动态二进制变换)变换、变形、仿真、或
    以其他方式将指令转换成要由处理器处理的一个或多个指令)以用于执行的指令——而不
    是微指令或微操作(micro-op)——它们是处理器的解码器解码宏指令的结果。

    ISA与微架构不同,微架构是实现指令集的处理器的内部设计。带有不同的微架构
    的处理器可以共享共同的指令集。例如,奔腾四(Pentium 4)处理器、酷睿
    (CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司
    (Advanced Micro Devices,Inc.)的诸多处理器执行几乎相同版本的x86指令集(在更新的
    版本中加入了一些扩展),但具有不同的内部设计。例如,ISA的相同寄存器架构在不同的微
    架构中使用公知的技术以不同方法来实现,公知的技术包括专用物理寄存器、使用寄存器
    重命名机制(例如,使用寄存器别名表(RAT)、重排序缓冲器(ROB)、以及引退寄存器组;使用
    多个寄存器映射和寄存器池)的一个或多个动态分配物理寄存器,等等。除非另行指出,术
    语寄存器架构、寄存器组和寄存器在本文中用于指代对软件/编程者可见的寄存器以及指
    令指定寄存器的方式。在需要特殊性的情况下,形容词逻辑、架构、或软件可见的将用于表
    示寄存器架构中的寄存器/寄存器组,而不同的形容词将用于指定给定微架构中的寄存器
    (例如,物理寄存器、重新排序缓冲器、引退寄存器、寄存器池)。

    指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位
    置)以指定要执行的操作(操作码)以及要对其执行该操作的操作码等。通过指令模板(或子
    格式)的定义来进一步分解一些指令格式。例如,给定指令格式的指令模板可被定义为具有
    指令格式的字段(所包括的字段通常按照相同顺序,但是至少一些字段具有不同的位位置,
    因为包括更少的字段)的不同子集,和/或被定义为具有不同解释的给定字段。由此,ISA的
    每一指令使用给定指令格式(并且如果定义,则在该指令格式的指令模板的给定一个中)来
    表达,并且包括用于指定操作和操作数的字段。例如,示例性ADD指令具有专用操作码以及
    包括用于指定该操作码的操作码字段和用于选择操作数的操作数字段(源1/目的地以及源
    2)的指令格式,并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中
    的专用内容。

    科学、金融、自动向量化的通用、RMS(识别、挖掘以及合成)以及可视和多媒体应用
    程序(例如,2D/3D图形、图像处理、视频压缩/解压缩、语音识别算法和音频操纵)常常需要
    对大量的数据项执行相同操作(被称为“数据并行性”)。单指令多数据(SIMD)是指使处理器
    对多个数据项执行操作的一种指令。SIMD技术特别适于能够在逻辑上将寄存器中的位分割
    为若干个固定尺寸的数据元素的处理器,其中每一个数据元素都表示单独的值。例如,256
    位寄存器中的位可以作为四个单独的64位打包的数据元素(四字(Q)尺寸的数据元素)、八
    个单独的32位打包的数据元素(双字(D)尺寸的数据元素)、十六单独的16位打包的数据元
    素(字(W)尺寸的数据元素)、或三十二个单独的8位数据元素(字节(B)尺寸的数据元素),被
    指定为要被操作的源操作数。这种类型的数据被称为打包数据类型或向量数据类型,这种
    数据类型的操作数被称为打包数据操作数或向量操作数?;痪浠八?,打包数据项或向量指
    的是打包数据元素的序列,并且打包数据操作数或向量操作数是SIMD指令(也称为打包数
    据指令或向量指令)的源操作数或目的地操作数。

    作为示例,一种类型的SIMD指令指定要以纵向方式对两个源向量操作数执行的单
    个向量操作,以生成相同尺寸的、具有相同数量的数据元素、且有相同数据元素顺序的目的
    地向量操作数(也称为结果向量操作数)。源向量操作数中的数据元素被称为源数据元素,
    而目的地向量操作数中的数据元素被称为目的地或结果数据元素。这些源向量操作数具有
    相同尺寸,并包含相同宽度的数据元素,因此它们包含相同数量的数据元素。两个源向量操
    作数中的相同位位置中的源数据元素形成数据元素对(也称为相对应的数据元素;即,每个
    源操作数的数据元素位置0中的数据元素相对应,每个源操作数的数据元素位置1中的数据
    元素相对应,以此类推)。分别地对这些源数据元素对中的每一对执行由该SIMD指令所指定
    的操作,以生成匹配数量的结果数据元素,如此,每一对源数据元素都具有对应的结果数据
    元素。由于操作是纵向的,并且由于结果向量操作数尺寸相同、具有相同数量的数据元素、
    且结果数据元素与源向量操作数以相同数据元素顺序来存储,因此,结果数据元素与源向
    量操作数中的它们的对应的源数据元素对处于结果向量操作数的相同位位置中。除此示例
    性类型的SIMD指令之外,还有各种其他类型的SIMD指令(例如,仅有一个或具有两个以上的
    源向量操作数的SIMD指令;以水平方式操作的SIMD指令;生成不同尺寸的结果向量操作数
    的SIMD指令;具有不同尺寸的数据元素的SIMD指令;和/或具有不同的数据元素顺序的SIMD
    指令)。应该理解,术语目的地向量操作数(或目的地操作数)被定义为执行由指令所指定的
    操作的直接结果,包括将该目的地操作数存储在某一位置(寄存器或在由该指令所指定的
    存储器地址),以便它可以作为源操作数由另一指令访问(由另一指令指定该同一个位置)。

    诸如由具有包括x86、MMXTM、流式SIMD扩展(SSE)、SSE2、SSE3、SSE4.1以及SSE4.2指
    令的指令集的CoreTM处理器使用的SIMD技术之类的SIMD技术在应用性能方面实现了
    显著的改善。已经发布和/或公布了被称为高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩
    展(VEX)编码方案的附加SIMD扩展集(例如,参见2011年10月的64和IA-32架构软件
    开发者手册,并且参见2011年6月的高级向量扩展编程参考)。

    本文中所描述的指令的实施例可以不同的格式体现。另外,在下文中详述示例性
    系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行,但是不限
    于详述的系统、架构、以及流水线。

    VEX编码允许指令具有两个以上操作数,并且允许SIMD向量寄存器比128位长。VEX
    前缀的使用提供了三个操作数(或者更多)句法。例如,先前的两操作数指令执行改写源操
    作数的操作(诸如A=A+B)。VEX前缀的使用使操作数执行非破坏性操作,诸如A=B+C。

    图9A示出示例性AVX指令格式,包括VEX前缀2102、实操作码字段2130、MoD R/M字
    节2140、SIB字节2150、位移字段2162以及IMM8 2172。图9B示出来自图9A的哪些字段构成完
    整操作码字段2174和基础操作字段2142。图9C示出来自图9A的哪些字段构成寄存器索引字
    段2144。

    VEX前缀(字节0-2)2102以三字节形式进行编码。第一字节是格式字段2140(VEX字
    节0,位[7:0]),该格式字段2140包含明确的C4字节值(用于区分C4指令格式的唯一值)。第
    二-第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地,REX字段2105(VEX字
    节1,位[7-5])由VEX.R位字段(VEX字节1,位[7]–R)、VEX.X位字段(VEX字节1,位[6]–X)以及
    VEX.B位字段(VEX字节1,位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存
    器索引的较低三个位(rrr、xxx以及bbb)进行编码,由此可通过增加VEX.R、VEX.X以及VEX.B
    来形成Rrrr、Xxxx以及Bbbb。操作码映射字段2115(VEX字节1,位[4:0]–mmmmm)包括对隐含
    的前导操作码字节进行编码的内容。W字段2164(VEX字节2,位[7]–W)由记号VEX.W表示,并
    且提供取决于该指令而不同的功能。VEX.vvvv 2120(VEX字节2,位[6:3]-vvvv)的作用可包
    括如下:1)VEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有
    效,第一源寄存器操作数以反转(1补码)形式被指定;2)VEX.vvvv编码目的地寄存器操作
    数,目的地寄存器操作数针对特定向量位移以1补码的形式被指定;或者3)VEX.vvvv不编码
    任何操作数,保留该字段,并且应当包含1111b。如果VEX.L 2168尺寸字段(VEX字节2,位
    [2]-L)=0,则它指示128位向量;如果VEX.L=1,则它指示256位向量。前缀编码字段2125
    (VEX字节2,位[1:0]-pp)提供了用于基础操作字段的附加位。

    实操作码字段2130(字节3)还被称为操作码字节。操作码的一部分在该字段中被
    指定。MOD R/M字段2140(字节4)包括MOD字段2142(位[7-6])、Reg字段2144(位[5-3])、以及
    R/M字段2146(位[2-0])。Reg字段2144的作用可包括如下:对目的地寄存器操作数或源寄存
    器操作数(Rrrr中的rrr)进行编码;或者被视为操作码扩展且不用于对任何指令操作数进
    行编码。R/M字段2146的作用可包括如下:对引用存储器地址的指令操作数进行编码;或者
    对目的地寄存器操作数或源寄存器操作数进行编码。

    比例、索引、基址(SIB)-比例字段2150(字节5)的内容包括用于存储器地址生成
    的SS1252(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx 2154(位[5-3])
    和SIB.bbb 2156(位[2-0])的内容。位移字段2162和立即数字段(IMM8)2172包含地址数据。

    向量友好指令格式是适于向量指令(例如,存在专用于向量操作的特定字段)的指
    令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例,但是
    替代实施例仅使用通过向量友好指令格式的向量操作。

    图10A、图10B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板
    的框图;图10A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框
    图;而图10B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框
    图。具体地,针对通用向量友好指令格式2200定义A类和B类指令模板,两者包括无存储器访
    问2205的指令模板和存储器访问2220的指令模板。在向量友好指令格式的上下文中的术语
    “通用”指不束缚于任何专用指令集的指令格式。

    尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例,即64字节向
    量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此,
    64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长
    度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度
    (或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺
    寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8
    位(1字节)数据元素宽度(或尺寸),但是替代实施例可支持更大、更小、和/或不同的向量操
    作数尺寸(例如,256字节向量操作数)与更大、更小或不同的数据元素宽度(例如,128位(16
    字节)数据元素宽度)。

    图10A中的A类指令模板包括:1)在无存储器访问2205的指令模板内,示出无存储
    器访问的完全舍入控制型操作2210的指令模板、以及无存储器访问的数据变换型操作2215
    的指令模板;以及2)在存储器访问2220的指令模板内,示出存储器访问的时效性2225的指
    令模板和存储器访问的非时效性2230的指令模板。图10B中的B类指令模板包括:1)在无存
    储器访问2205的指令模板内,示出无存储器访问的写掩码控制的部分舍入控制型操作2212
    的指令模板以及无存储器访问的写掩码控制的vsize型操作2217的指令模板;以及2)在存
    储器访问2220的指令模板内,示出存储器访问的写掩码控制2227的指令模板。

    通用向量友好指令格式2200包括以下列出的按照在图10A和图10B中示出的顺序
    的如下字段。格式字段2240-该字段中的特定值(指令格式标识符值)唯一地标识向量友好
    指令格式,并且由此标识指令在指令流中以向量友好指令格式出现。由此,该字段对于仅具
    有通用向量友好指令格式的指令集是不需要的,在这个意义上该字段是任选的?;〔僮?br />字段2242-其内容区分不同的基础操作。

    寄存器索引字段2244-其内容直接或者通过地址生成来指定源或目的地操作数在
    寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如,32x512、
    16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个
    源和一个目的地寄存器,但是替代实施例可支持更多或更少的源和目的地寄存器(例如,可
    支持高达两个源,其中这些源中的一个源还用作目的地,可支持高达三个源,其中这些源中
    的一个源还用作目的地,可支持高达两个源和一个目的地)。

    修饰符(modifier)字段2246-其内容将指定存储器访问的以通用向量指令格式
    出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开;即在无存储器
    访问2205的指令模板与存储器访问2220的指令模板之间进行区分。存储器访问操作读取
    和/或写入到存储器层次(在一些情况下,使用寄存器中的值来指定源和/或目的地地址),
    而非存储器访问操作不这样(例如,源和/或目的地是寄存器)。尽管在一个实施例中,该字
    段还在三种不同的方式之间选择以执行存储器地址计算,但是替代实施例可支持更多、更
    少或不同的方式来执行存储器地址计算。

    扩充操作字段2250-其内容区分除基础操作以外还要执行各种不同操作中的哪
    一个操作。该字段是针对上下文的。在本发明的一个实施例中,该字段被分成类字段2268、α
    字段2252、以及β字段2254。扩充操作字段2250允许在单一指令而非2、3或4个指令中执行多
    组共同的操作。比例字段2260-其内容允许用于存储器地址生成(例如,用于使用2比例*索引
    +基址的地址生成)的索引字段的内容的按比例缩放。

    位移字段2,262A-其内容用作存储器地址生成的一部分(例如,用于使用2比例*索
    引+基址+位移的地址生成)。位移因数字段2262B(注意,位移字段2262A直接在位移因数字
    段2262B上的并置指示使用一个或另一个)-其内容用作地址生成的一部分,它指定通过存
    储器访问的尺寸(N)按比例缩放的位移因数,其中N是存储器访问中的字节数量(例如,用于
    使用2比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位,并且因此将位移
    因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N
    的值由处理器硬件在运行时基于完整操作码字段2274(稍候在本文中描述)和数据操纵字
    段2254C确定。位移字段2262A和位移因数字段2262B可以不用于无存储器访问2205的指令
    模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个,在这个意义上
    位移字段2262A和位移因数字段2262B是任选的。

    数据元素宽度字段2264-其内容区分使用多个数据元素宽度中的哪一个(在一些
    实施例中用于所有指令,在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度
    和/或使用操作码的某一方面来支持数据元素宽度,则该字段是不需要的,在这个意义上该
    字段是任选的。

    写掩码字段2270-其内容在每一数据元素位置的基础上控制目的地向量操作数
    中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操
    作,而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时,向量掩码允许
    在执行任何操作期间?;つ康牡刂械娜魏卧丶庥诟?由基础操作和扩充操作指定);
    在另一实施例中,保持其中对应掩码位具有0的目的地的每一元素的旧值。相反,当归零时,
    向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作
    指定);在一个实施例中,目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是
    控制执行的操作的向量长度的能力(即,从第一个到最后一个要修改的元素的跨度),然而,
    被修改的元素不一定要是连续的。由此,写掩码字段2270允许部分向量操作,这包括加载、
    存储、算术、逻辑等。尽管描述了其中写掩码字段2270的内容选择了多个写掩码寄存器中的
    包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段2270的内容间接地标识了
    要执行的掩码操作)的本发明的实施例,但是替代实施例相反或另外允许掩码写字段2270
    的内容直接地指定要执行的掩码操作。

    立即数字段2272-其内容允许对立即数的指定。该字段在实现不支持立即数的通
    用向量友好格式中不存在且在不使用立即数的指令中不存在,在这个意义上该字段是任选
    的。类字段2268-其内容在不同类的指令之间进行区分。参考图10A和图10B,该字段的内容
    在A类和B类指令之间进行选择。在图10A和图10B中,圆角方形用于指示专用值存在于字段
    中(例如,在图10A和图10B中分别用于类字段2268的A类2268A和B类2268B)。

    在A类非存储器访问2205的指令模板的情况下,α字段2252被解释为其内容区分要
    执行不同扩充操作类型中的哪一种(例如,针对无存储器访问的舍入型操作2210和无存储
    器访问的数据变换型操作2215的指令模板分别指定舍入2252A.1和数据变换2,52A.2)的RS
    字段2252A,而β字段2254区分要执行指定类型的操作中的哪一种。在无存储器访问2205指
    令模板中,比例字段2260、位移字段2262A以及位移比例字段2262B不存在。

    在无存储器访问的完全舍入控制型操作2210的指令模板中,β字段2254被解释为
    其内容提供静态舍入的舍入控制字段2254A。尽管在本发明的所述实施例中舍入控制字段
    2254A包括抑制所有浮点异常(SAE)字段2256和舍入操作控制字段2258,但是替代实施例可
    支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一
    个(例如,可仅有舍入操作控制字段2258)。

    SAE字段2256-其内容区分是否停用异常事件报告;当SAE字段2256的内容指示启
    用抑制时,给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

    舍入操作控制字段2258-其内容区分执行一组舍入操作中的哪一个(例如,向上
    舍入、向下舍入、向零舍入、以及就近舍入)。由此,舍入操作控制字段2258允许在每一指令
    的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一
    个实施例中,舍入操作控制字段2250的内容优先于该寄存器值。

    在无存储器访问的数据变换型操作2215的指令模板中,β字段2254被解释为数据
    变换字段2254B,其内容区分要执行多个数据变换中的哪一个(例如,无数据变换、混合、广
    播)。

    在A类存储器访问2220的指令模板的情况下,α字段2252被解释为驱逐提示字段
    2252B,其内容区分要使用驱逐提示中的哪一个(在图10A中,为存储器访问时间2225指令模
    板和存储器访问非时间2230的指令模板分别指定时间2252B.1和非时间2252B.2)、而β字段
    2254被解释为数据操纵字段2254C,其内容区分要执行大量数据操纵操作(也称为基元
    (primitive))中的哪一个(例如,无操纵、广播、源的向上转换、以及目的地的向下转换)。存
    储器访问2220的指令模板包括比例字段2260、以及任选的位移字段2262A或位移比例字段
    2262B。

    向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存
    储器。如同寻常的向量指令,向量存储器指令以数据元素式的方式与存储器来回传输数据,
    其中实际传输的元素由选为写掩码的向量掩码的内容规定。

    时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而,这是提
    示,且不同的处理器可以不同的方式实现它,包括完全忽略该提示。非时效性的数据是不可
    能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的
    数据。然而,这是提示,且不同的处理器可以不同的方式实现它,包括完全忽略该提示。

    在B类指令模板的情况下,α字段2252被解释为写掩码控制(Z)字段2252C,其内容
    区分由写掩码字段2270控制的写掩码操作应当是合并还是归零。

    在B类非存储器访问2205的指令模板的情况下,β字段2254的一部分被解释为RL字
    段2257A,其内容区分要执行不同扩充操作类型中的哪一种(例如,针对无存储器访问的写
    掩码控制部分舍入控制类型操作2212的指令模板和无存储器访问的写掩码控制VSIZE型操
    作2217的指令模板分别指定舍入2257A.1和向量长度(VSIZE)2257A.2),而β字段2254的其
    余部分区分要执行指定类型的操作中的哪一种。在无存储器访问2205指令模板中,比例字
    段2260、位移字段2262A以及位移比例字段2262B不存在。

    在无存储器访问的写掩码控制的部分舍入控制型操作2210的指令模板中,β字段
    2254的其余部分被解释为舍入操作字段2259A,并且停用异常事件报告(给定指令不报告任
    何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

    舍入操作控制字段2259A-正如舍入操作控制字段2258,其内容区分执行一组舍
    入操作中的哪一个(例如,向上舍入、向下舍入、向零舍入、以及就近舍入)。由此,舍入操作
    控制字段2259A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入
    模式的控制寄存器的本发明的一个实施例中,舍入操作控制字段2250的内容优先于该寄存
    器值。

    在无存储器访问的写掩码控制VSIZE型操作2217的指令模板中,β字段2254的其余
    部分被解释为向量长度字段2259B,其内容区分要执行多个数据向量长度中的哪一个(例
    如,128字节、256字节、或512字节)。

    在B类存储器访问2220的指令模板的情况下,β字段2254的一部分被解释为广播字
    段2257B,其内容区分是否要执行广播型数据操纵操作,而β字段2254的其余部分被解释为
    向量长度字段2259B。存储器访问2220的指令模板包括比例字段2260、以及任选的位移字段
    2262A或位移比例字段2262B。

    针对通用向量友好指令格式2200,示出完整操作码字段2274包括格式字段2240、
    基础操作字段2242以及数据元素宽度字段2264。尽管示出了其中完整操作码字段2274包括
    所有这些字段的一个实施例,但是在不支持所有这些字段的实施例中,完整操作码字段
    2274包括少于所有的这些字段。完整操作码字段2274提供操作码(opcode)。

    扩充操作字段2250、数据元素宽度字段2264以及写掩码字段2270允许在每一指令
    的基础上以通用向量友好指令格式指定这些特征。写掩码字段和数据元素宽度字段的组合
    创建各种类型的指令,因为这些指令允许基于不同的数据元素宽度应用该掩码。

    在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实
    施例中,不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而
    言,旨在用于通用计算的高性能通用无序核可仅支持B类,旨在主要用于图形和/或科学(吞
    吐量)计算的核可仅支持A类,并且旨在用于两者的核可支持两者(当然,具有来自两类的模
    板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同
    样,单一处理器可包括多个核,所有核支持相同的类或者其中不同的核支持不同的类。举例
    而言,在具有单独的图形和通用核的处理器中,图形核中的旨在主要用于图形和/或科学计
    算的一个核可仅支持A类,而通用核中的一个或多个可以是具有旨在用于通用计算的仅支
    持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可
    包括既支持A类又支持B类的一个或多个通用有序或无序核。当然,在本发明的不同实施例
    中,来自一类的特征也可在其他类中实现??墒挂愿呒队镅宰吹某绦虺晌?例如,及时编
    译或者统计编译)各种不同的可执行形式,包括:1)仅具有用于执行的目标处理器支持的类
    的指令的形式;或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这
    些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

    图11是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图11示
    出专用向量友好指令格式2300,其指定位置、尺寸、解释和字段的次序、以及那些字段中的
    一些字段的值,在这个意义上向量友好指令格式800是专用的。专用向量友好指令格式2300
    可用于扩展x86指令集,并且由此一些字段类似于在现有x86指令集及其扩展(例如,AVX)中
    使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实
    操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图10的
    字段,来自图11的字段映射到来自图7的字段。

    应当理解,虽然出于说明的目的在通用向量友好指令格式2200的上下文中,本发
    明的实施例参考专用向量友好指令格式2300进行了描述,但是本发明不限于专用向量友好
    指令格式2300,声明的地方除外。例如,通用向量友好指令格式2200构想各种字段的各种可
    能的尺寸,而专用向量友好指令格式2300被示为具有特定尺寸的字段。作为具体示例,尽管
    在专用向量友好指令格式2300中数据元素宽度字段2264被示为一位字段,但是本发明不限
    于此(即,通用向量友好指令格式2200构想数据元素宽度字段2264的其他尺寸)。

    通用向量友好指令格式2200包括以下列出的按照图11A中示出的顺序的如下字
    段。EVEX前缀(字节0-3)2302-以四字节形式进行编码。格式字段2240(EVEX字节0,位[7:
    0])-第一字节(EVEX字节0)是格式字段2240,并且它包含0x62(在本发明的一个实施例中
    用于区分向量友好指令格式的唯一值)。第二-第四字节(EVEX字节1-3)包括提供专用能力
    的多个位字段。

    REX字段2305(EVEX字节1,位[7-5])-由EVEX.R位字段(EVEX字节1,位[7]–R)、
    EVEX.X位字段(EVEX字节1,位[6]–X)以及(2257BEX字节1,位[5]–B)组成。EVEX.R、EVEX.X和
    EVEX.B位字段提供与对应VEX位字段相同的功能,并且使用1补码的形式进行编码,即ZMM0
    被编码为1111B,ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器
    索引的较低三个位(rrr、xxx、以及bbb)进行编码,由此可通过增加EVEX.R、EVEX.X以及
    EVEX.B来形成Rrrr、Xxxx以及Bbbb。

    REX’字段2210-这是REX’字段2210的第一部分,并且是用于对扩展的32个寄存器
    集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1,位[4]–R’)。在
    本发明的一个实施例中,该位与以下指示的其他位一起以位反转的格式存储以(在公知x86
    的32位模式下)与实操作码字节是62的BOUND指令进行区分,但是在MOD R/M字段(在下文中
    描述)中不接受MOD字段中的值11;本发明的替代实施例不以反转的格式存储该指示的位以
    及其他指示的位。值1用于对较低16个寄存器进行编码?;痪浠八?,通过组合EVEX.R’、
    EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

    操作码映射字段2315(EVEX字节1,位[3:0]–mmmm)–其内容对隐含的前导操作码字
    节(0F、0F 38、或0F 3)进行编码。数据元素宽度字段2264 (EVEX字节2,位[7]–W)-由记号
    EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
    EVEX.vvvv 2320(EVEX字节2,位[6:3]-vvvv)-EVEX.vvvv的作用可包括如下:1)EVEX.vvvv
    编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效,第一源寄存器操
    作数以反转(1补码)的形式被指定;2)EVEX.vvvv编码目的地寄存器操作数,目的地寄存器
    操作数针对特定向量位移以1补码的形式被指定;或者3)EVEX.vvvv不编码任何操作数,保
    留该字段,并且应当包含1111b。由此,EVEX.vvvv字段2320对以反转(1补码)的形式存储的
    第一源寄存器指定符的4个低阶位进行编码。取决于该指令,额外不同的EVEX位字段用于将
    指定符尺寸扩展到32个寄存器。EVEX.U 2268类字段(EVEX字节2,位[2]-U)-如果EVEX.U=
    0,则它指示A类或EVEX.U0;如果EVEX.U=1,则它指示B类或EVEX.U1。

    前缀编码字段2325(EVEX字节2,位[1:0]-pp)-提供了用于基础操作字段的附加
    位。除了对以EVEX前缀格式的传统SSE指令提供支持以外,这也具有压缩SIMD前缀的益处
    (EVEX前缀只需要2位,而不是需要字节来表达SIMD前缀)。在一个实施例中,为了支持使用
    以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令,将这些传统SIMD
    前缀编码成SIMD前缀编码字段;并且在运行时在提供给解码器的PLA之前被扩展成传统
    SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令,而无需修改)。虽然较新的指令
    可将EVEX前缀编码字段的内容直接作为操作码扩展,但是为了一致性,特定实施例以类似
    的方式扩展,但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支
    持2位SIMD前缀编码,并且由此不需要扩展。

    α字段2252(EVEX字节3,位[7]–EH,也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩
    码控制、以及EVEX.N;也以α示出)-如先前所述,该字段是针对上下文的。β字段2254(EVEX
    字节3,位[6:4]-SSS,也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB,还被示为
    具有βββ)-如先前所述,该字段是内容专用的。

    REX’字段2210-这是REX’字段的其余部分,并且是可用于对扩展的32个寄存器集
    合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3,位[3]–V’)。该位
    以位反转的格式存储。值1用于对较低16个寄存器进行编码?;痪浠八?,通过组合EVEX.V’、
    EVEX.vvvv来形成V’VVVV。

    写掩码字段2270(EVEX字节3,位[2:0]-kkk)-其内容指定写掩码寄存器中的寄存
    器索引,如先前所述。在本发明的一个实施例中,特定值EVEX.kkk=000具有暗示没有写掩
    码用于特定指令的特殊行为(这可以各种方式实现,包括使用硬连线到所有的写掩码或者
    旁路掩码硬件的硬件来实现)。

    实操作码字段2330(字节4)还被称为操作码字节。操作码的一部分在该字段中被
    指定。MOD R/M字段2340(字节5)包括MOD字段2342、Reg字段2344、以及R/M字段2346。如先前
    所述的,MOD字段2342的内容将存储器访问和非存储器访问操作区分开。Reg字段2344的作
    用可被归结为两种情形:对目的地寄存器操作数或源寄存器操作数进行编码;或者被视为
    操作码扩展且不用于对任何指令操作数进行编码。R/M字段2346的作用可包括如下:对引用
    存储器地址的指令操作数进行编码;或者对目的地寄存器操作数或源寄存器操作数进行编
    码。

    比例、索引、基址(SIB)字节(字节6)-如先前所述的,比例字段2250的内容用于存
    储器地址生成。SIB.xxx 2354和SIB.bbb 2356-先前已经针对寄存器索引Xxxx和Bbbb提及
    了这些字段的内容。位移字段2,262A(字节7-10)-当MOD字段2342包含10时,字节7-10是位
    移字段2,262A,并且它与传统32位位移(disp32)一样地工作,并且以字节粒度工作。

    位移因数字段2,262B(字节7)-当MOD字段2342包含01时,字节7是位移因数字段
    2,262B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同,它以字节粒度工作。
    由于disp8是符号扩展的,因此它仅能在-128和127字节偏移量之间寻址;在64字节高速缓
    存行的方面,disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位;由于常常需
    要更大的范围,所以使用disp32;然而,disp32需要4个字节。与disp8和disp32对比,位移因
    数字段2,262B是disp8的重新解释;当使用位移因数字段2,262B时,通过将位移因数字段的
    内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这
    减小了平均指令长度(单个字节用于位移,但具有大得多的范围)。这种压缩位移基于有效
    位移是存储器访问的粒度的倍数的假设,并且由此地址偏移量的冗余低阶位不需要被编
    码?;痪浠八?,位移因数字段2262B替代传统x86指令集8位位移。由此,位移因数字段2262B
    以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码,唯
    一的不同在于,将disp8超载至disp8*N?;痪浠八?,在编码规则或编码长度中没有变化,而
    仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量
    以获得字节式地址偏移量)。立即数字段2272如先前所述地操作。

    图11B是示出根据本发明的实施例的构成完整操作码字段2274的具有专用向量友
    好指令格式2300的字段的框图。具体地,完整操作码字段2274包括格式字段2240、基础操作
    字段2242、以及数据元素宽度(W)字段2264?;〔僮髯侄?242包括前缀编码字段2325、操
    作码映射字段2315以及实操作码字段2330。

    图11C是示出根据本发明的一个实施例的构成寄存器索引字段2244的具有专用向
    量友好指令格式2300的字段的框图。具体地,寄存器索引字段2244包括REX字段2305、REX’
    字段2310、MODR/M.reg字段2344、MODR/M.r/m字段2346、VVVV字段2320、xxx字段2354以及
    bbb字段2356。

    图11D是示出根据本发明的一个实施例的构成扩充操作字段2250的具有专用向量
    友好指令格式2300的字段的框图。当类(U)字段2268包含0时,它表明EVEX.U0(A类2268A);
    当它包含1时,它表明EVEX.U1(B类2268B)。当U=0且MOD字段2342包含11(表明无存储器访
    问操作)时,α字段2252(EVEX字节3,位[7]–EH)被解释为rs字段2,252A。当rs字段2252A包含
    1(舍入2252A.1)时,β字段2254(EVEX字节3,位[6:4]–SSS)被解释为舍入控制字段2254A。舍
    入控制字段2254A包括一位SAE字段2256和两位舍入操作字段2258。当rs字段2252A包含0
    (数据变换2252A.2)时,β字段2254(EVEX字节3,位[6:4]–SSS)被解释为三位数据变换字段
    2254B。当U=0且MOD字段2342包含00、01或10(表达存储器存取操作)时,α字段2252(EVEX字
    节3,位[7]–EH)被解释为驱逐提示(EH)字段2252B且β字段2254(EVEX字节3,位[6:4]–SSS)
    被解释为三位数据操纵字段2254C。

    当U=1时,α字段2252(EVEX字节3,位[7]–EH)被解释为写掩码控制(Z)字段2252C。
    当U=1且MOD字段2342包含11(表明无存储器访问操作)时,β字段2254的一部分(EVEX字节
    3,位[4]–S0)被解释为RL字段2257A;当它包含1(舍入2257A.1)时,β字段2254的其余部分
    (EVEX字节3,位[6-5]–S2-1)被解释为舍入操作字段2259A,而当RL字段2257A包含0(VSIZE
    2257.A2)时,β字段2254的其余部分(EVEX字节3,位[6-5]-S2-1)被解释为向量长度字段
    2259B(EVEX字节3,位[6-5]–L1-0)。当U=1且MOD字段2342包含00、01或10(表明存储器访问
    操作)时,β字段2254(EVEX字节3,位[6:4]–SSS)被解释为向量长度字段2259B(EVEX字节3,
    位[6-5]–L1-0)和广播字段2257B(EVEX字节3,位[4]–B)。

    图12是根据本发明的一个实施例的寄存器架构2400的框图。在所示出的实施例
    中,有32个512位宽的向量寄存器2410;这些寄存器被引用为zmm0到zmm31。较低的16zmm寄
    存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm
    寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式2300对这些覆
    盖的寄存器组操作,如在以下表格中所示的。



    换句话说,向量长度字段2259B在最大长度与一个或多个其他较短长度之间进行
    选择,其中每一这种较短长度是前一长度的一半,并且不具有向量长度字段2259B的指令模
    板在最大向量长度上操作。此外,在一个实施例中,专用向量友好指令格式2300的B类指令
    模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/
    ymm/xmm寄存器中的最低阶数据元素位置执行的操作;取决于本实施例,较高阶数据元素位
    置保持与在指令之前相同或者归零。

    写掩码寄存器2415-在所示的实施例中,存在8个写掩码寄存器(k0至k7),每一写
    掩码寄存器的尺寸是64位。在替代实施例中,写掩码寄存器2415的尺寸是16位。如先前所述
    的,在本发明的一个实施例中,向量掩码寄存器k0无法用作写掩码;当正常指示k0的编码用
    作写掩码时,它选择硬连线的写掩码0xFFFF,从而有效地停用该指令的写掩码操作。

    通用寄存器2425——在所示出的实施例中,有十六个64位通用寄存器,这些寄存
    器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、
    RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

    标量浮点堆栈寄存器组(x87堆栈)2445,在其上面重叠了MMX打包整数平坦寄存器
    组2450——在所示出的实施例中,x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点
    数据执行标量浮点操作的八元素堆栈;而使用MMX寄存器来对64位打包整数数据执行操作,
    以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

    本发明的替代实施例可以使用较宽的或较窄的寄存器。另外,本发明的替代实施
    例可以使用更多、更少或不同的寄存器组和寄存器。

    处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如,这样的
    核的实现可以包括:1)旨在用于通用计算的通用有序核;2)预期用于通用计算的高性能通
    用无序核;3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包
    括:1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或
    多个通用无序核的CPU;以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专
    用核的协处理器。这样的不同处理器导致不同的计算机系统架构,其可包括:1)在与CPU分
    开的芯片上的协处理器;2)在与CPU相同的封装中但分开的管芯上的协处理器;3)与CPU在
    相同管芯上的协处理器(在该情况下,这样的协处理器有时被称为诸如集成图形和/或科学
    (吞吐量)逻辑等专用逻辑,或被称为专用核);以及4)可以将所描述的CPU(有时被称为应用
    核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着
    描述示例性核架构,随后描述示例性处理器和计算机架构。

    图13A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命
    名的无序发布/执行流水线的框图。图13B是示出根据本发明的实施例的有序架构核的示例
    性实施例以及包括在处理器中的示例性寄存器重命名的无序发布/执行架构核两者的方框
    图。实线框示出了有序流水线和有序核,而可选增加的虚线框示出了寄存器重命名的无序
    发布/执行流水线和核。给定有序方面是无序方面的子集的情况下,将描述无序方面。

    在图13A中,处理器流水线2500包括取出级2502、长度解码级2504、解码级2506、分
    配级2508、重命名级2510、调度(也称为分派或发布)级2512、寄存器读取/存储器读取级
    2514、执行级2516、写回/存储器写入级2518、异常处理级2522和提交级2524。

    图13B示出了包括耦合到执行引擎单元2550的前端单元2530的处理器核2590,且
    执行引擎单元和前端单元两者都耦合到存储器单元2570。核2590可以是精简指令集计算
    (RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一
    选项,核2590可以是专用核,诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形
    处理器单元(GPGPU)核、或图形核等等。

    前端单元2530包括耦合到指令高速缓存单元2534的分支预测单元2532,该指令高
    速缓存单元耦合到指令转换后备缓冲器(TLB)2536,该指令转换后备缓冲器耦合到指令取
    出单元2538,指令取出单元耦合到解码单元2540。解码单元2540(或解码器)可解码指令,并
    生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多
    个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元2540可使
    用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑
    阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中,核2590包括(例如,在解码单元
    2540中或否则在前端单元2530内的)用于存储某些宏指令的微代码的微代码ROM或其他介
    质。解码单元2540耦合至执行引擎单元2550中的重命名/分配器单元2552。

    执行引擎单元2550包括重命名/分配器单元2552,该重命名/分配器单元耦合至引
    退单元2554和一个或多个调度器单元2556的集合。调度器单元2556表示任何数目的不同调
    度器,包括预留站、中央指令窗等。调度器单元2556耦合到物理寄存器组单元2558。每个物
    理寄存器组单元2558表示一个或多个物理寄存器组,其中不同的物理寄存器组存储一种或
    多种不同的数据类型,诸如标量整数、标量浮点、压缩整数、压缩浮点、向量整数、向量浮点、
    状态(例如,作为要执行的下一指令的地址的指令指针)等。

    在一个实施例中,物理寄存器组单元2558包括向量寄存器单元、写掩码寄存器单
    元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用
    寄存器。物理寄存器组单元2558与引退单元2554重叠以示出可以用来实现寄存器重命名和
    无序执行的各种方式(例如,使用重新排序缓冲器和引退寄存器组;使用将来的文件、历史
    缓冲器和引退寄存器组;使用寄存器映射和寄存器池等等)。引退单元2554和物理寄存器组
    单元2558耦合到执行群集2560。

    执行群集2560包括一个或多个执行单元2562的集合和一个或多个存储器访问单
    元2564的集合。执行单元2562可以对各种类型的数据(例如,标量浮点、打包整数、打包浮
    点、向量整型、向量浮点)执行各种操作(例如,移位、加法、减法、乘法)。尽管一些实施例可
    以包括专用于特定功能或功能集合的多个执行单元,但其他实施例可包括全部执行所有功
    能的仅一个执行单元或多个执行单元。

    调度器单元2556、物理寄存器组单元2558和执行群集2560被示为可能有多个,因
    为某些实施例为某些类型的数据/操作创建分开的流水线(例如,标量整型流水线、标量浮
    点/打包整型/打包浮点/向量整型/向量浮点流水线,和/或各自具有其自己的调度器单元、
    物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水
    线的情况下,实现其中仅该流水线的执行群集具有存储器访问单元2564的某些实施例)?;?br />应当理解,在使用分开的流水线的情况下,这些流水线中的一个或多个可以为无序发布/执
    行,并且其余流水线可以为有序发布/执行。

    存储器访问单元2564的集合耦合到存储器单元2570,该存储器单元包括耦合到数
    据高速缓存单元2574的数据TLB单元2572,其中数据高速缓存单元耦合到二级(L2)高速缓
    存单元2576。在一个示例性实施例中,存储器访问单元2564可包括加载单元、存储地址单元
    和存储数据单元,其中的每一个均耦合至存储器单元2570中的数据TLB单元2572。指令高速
    缓存单元2534还耦合到存储器单元2570中的二级(L2)高速缓存单元2576。L2高速缓存单元
    2576耦合到一个或多个其他级的高速缓存,并最终耦合到主存储器。

    作为示例,示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线
    2500:1)指令取出2538执行取出和长度解码级2502和2504;2)解码单元2540执行解码级
    2506;3)重命名/分配器单元2552执行分配级2508和重命名级2510;4)调度器单元2556执行
    调度级2512;5)物理寄存器组单元2558和存储器单元2570执行寄存器读取/存储器读取级
    2514;执行群集2560执行执行级2516;6)存储器单元2570和物理寄存器组单元2558执行写
    回/存储器写入级2518;7)各单元可牵涉到异常处理级2522;以及8)引退单元2554和物理寄
    存器组单元2558执行提交级2524。

    核2590可支持一个或多个指令集(例如,x86指令集(具有与较新版本一起添加的
    一些扩展);加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集;加利福尼州桑尼维尔
    市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展)),其中包括本文中描述的各指
    令。在一个实施例中,核2590包括用于支持打包数据指令集扩展(例如,AVX1、AVX2和/或先
    前描述的一些形式的一般向量友好指令格式(U=0和/或U=1))的逻辑,从而允许很多多媒
    体应用使用的操作能够使用打包数据来执行。

    应当理解,核可支持多线程化(执行两个或更多个并行的操作或线程的集合),并
    且可以按各种方式来完成该多线程化,此各种方式包括时分多线程化、同步多线程化(其中
    单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合
    (例如,时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

    尽管在无序执行的上下文中描述了寄存器重命名,但应当理解,可以在有序架构
    中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单
    元2534/2574以及共享L2高速缓存单元2576,但替代实施例可以具有用于指令和数据两者
    的单个内部高速缓存,诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一
    些实施例中,该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。
    或者,所有高速缓存都可以在核和/或处理器的外部。

    图14A和图14B示出更具体的示例性有序核架构的框图,该核可以是芯片中的若干
    逻辑块(包括具有相同类型和/或不同类型的其他核)中的一个。根据应用,这些逻辑块通过
    高带宽的互连网络(例如,环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的
    I/O逻辑通信。

    图14A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络2602的
    连接及其二级(L2)高速缓存的本地子集2604的框图。在一个实施例中,指令解码器2600支
    持具有打包数据指令集扩展的x86指令集。L1高速缓存2606允许对进入标量和向量单元中
    的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计),标量单元
    2608和向量单元2610使用分开的寄存器集合(分别为标量寄存器2612和向量寄存器2614),
    并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存2606读回,
    但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据
    在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

    L2高速缓存的本地子集2604是全局L2高速缓存的一部分,该全局L2高速缓存被划
    分成多个分开的本地子集,即每个处理器核一个本地子集。每个处理器核具有到其自己的
    L2高速缓存2604的本地子集的直接访问路径。被处理器核读出的数据被存储在其L2高速缓
    存子集2604中,并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速
    访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集2604中,并在必要的情况
    下从其它子集清除?;沸瓮缛繁9蚕硎莸囊恢滦??;沸瓮缡撬虻?,以允许诸如处理
    器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个
    方向1012位宽。

    图14B是根据本发明的各实施例的图14A中的处理器核的一部分的展开图。图14B
    包括L1高速缓存2604的L1数据高速缓存2606A部分,以及关于向量单元2610和向量寄存器
    2614的更多细节。具体地说,向量单元2610是16宽向量处理单元(VPU)(见16宽ALU 2628),
    该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元
    2620支持对寄存器输入的混合、通过数值转换单元2622A-B支持数值转换、并通过复制单元
    2624支持对存储器输入的复制。写掩码寄存器2626允许断言所得的向量写入。

    图15是根据本发明的实施例的处理器2700的框图,该处理器可具有一个以上的
    核,可具有集成的存储器控制器,且可具有集成的图形。图15的实线框示出了处理器2700,
    处理器2700具有单个核心2702A、系统代理(agent)2710、一组一个或多个总线控制器单元
    2716,而可选附加的虚线框示出了替代的处理器2700,其具有多个核心2702A-N、系统代理
    单元2710中的一组一个或多个集成存储器控制器单元2714以及专用逻辑2708。

    因此,处理器2700的不同实现可包括:1)CPU,其中专用逻辑2708是集成图形和/或
    科学(吞吐量)逻辑(其可包括一个或多个核),并且核2702A-N是一个或多个通用核(例如,
    通用的有序核、通用的无序核、这两者的组合);2)协处理器,其中核2702A-N是旨在主要用
    于图形和/或科学(吞吐量)的多个专用核;以及3)协处理器,其中核2702A-N是多个通用有
    序核。因此,处理器2700可以是通用处理器、协处理器或专用处理器,诸如例如网络或通信
    处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协
    处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片
    上。处理器2700可以是一个或多个衬底的一部分,和/或可以使用诸如例如BiCMOS、CMOS或
    NMOS等的多个加工技术中的任何一个技术将处理器1200实现在一个或多个衬底上。

    存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高
    速缓存单元2706的集合、以及耦合至集成存储器控制器单元2714的集合的外部存储器(未
    示出)。该共享高速缓存单元2706的集合可以包括一个或多个中间级高速缓存,诸如二级
    (L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管
    在一个实施例中,基于环的互连单元2712将集成图形逻辑2708、共享高速缓存单元2706的
    集合以及系统代理单元2710/集成存储器控制器单元2714互连,但替代实施例可使用任何
    数量的公知技术来将这些单元互连。在一个实施例中,可以维护一个或多个高速缓存单元
    2706和核2702-A-N之间的一致性(coherency)。

    在一些实施例中,核2702A-N中的一个或多个核能够多线程化。系统代理2710包括
    协调和操作核2702A-N的那些组件。系统代理单元2710可包括例如功率控制单元(PCU)和显
    示单元。PCU可以是或包括用于调整核2702A-N和集成图形逻辑2708的功率状态所需的逻辑
    和组件。显示单元用于驱动一个或多个外部连接的显示器。

    核2702A-N在架构指令集方面可以是同构的或异构的;即,这些核2702A-N中的两
    个或更多个核可能能够执行相同的指令集,而其他核可能能够执行该指令集的仅仅子集或
    不同的指令集。

    图16至图20是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手
    持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、
    数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体
    播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地,能够
    包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。

    现在参考图16,所示出的是根据本发明一实施例的系统2800的框图。系统2800可
    以包括一个或多个处理器2810、2815,这些处理器耦合到控制器中枢2820。在一个实施例
    中,控制器中枢2820包括图形存储器控制器中枢(GMCH)2890和输入/输出中枢(IOH)2850
    (其可以在分开的芯片上);GMCH 2890包括存储器和图形控制器,存储器2840和协处理器
    2845耦合到该存储器和图形控制器;IOH 2850将输入/输出(I/O)设备2860耦合到
    GMCH2890?;蛘?,存储器和图形控制中的一个或两个集成在处理器内(如本文所述),存储器
    2840和协处理器2845直接耦合到处理器2810和在单个芯片中具有IOH2850的控制器中枢
    2820。

    附加处理器2815的任选性质用虚线表示在图16中。每一处理器2810、2815可包括
    本文中描述的处理核中的一个或多个,并且可以是处理器2700的某一版本。

    存储器2840可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者
    的组合。对于至少一个实施例,控制器中枢2820经由诸如前端总线(FSB)之类的多分支总
    线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2895与处理器2810、2815
    进行通信。

    在一个实施例中,协处理器2845是专用处理器,诸如例如高吞吐量MIC处理器、网
    络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中,控
    制器中枢2820可以包括集成图形加速器。

    按照包括体系结构、微体系结构、热、功耗特征等等优点的度量谱,物理资源2810、
    2815之间存在各种差别。

    在一个实施例中,处理器2810执行控制一般类型的数据处理操作的指令。协处理
    器指令可嵌入在这些指令中。处理器2810将这些协处理器指令识别为应当由附连的协处理
    器2845执行的类型。因此,处理器2810在协处理器总线或者其他互连上将这些协处理器指
    令(或者表示协处理器指令的控制信号)发布到协处理器2845。协处理器2845接受并执行所
    接收的协处理器指令。

    现在参考图17,示出了根据本发明的一个实施例的第一更专用的示例性系统2900
    的方框图。如图17所示,多处理器系统2900是点对点互连系统,并包括经由点对点互连2950
    耦合的第一处理器2970和第二处理器2980。处理器2970和2980中的每一个都可以是处理器
    2700的某一版本。在本发明的一个实施例中,处理器2970和2980分别是处理器2810和2815,
    而协处理器2938是协处理器2845。在另一实施例中,处理器2970和2980分别是处理器2810
    和协处理器2845。

    处理器2970和2980被示为分别包括集成存储器控制器(IMC)单元2972和2982。处
    理器2970还包括作为其总线控制器单元的一部分的点对点(P-P)接口2976和2978;类似地,
    第二处理器2980包括点对点接口2986和2988。处理器2970、2980可以使用点对点(P-P)电路
    2978、2988经由P-P接口2950来交换信息。如图17所示,IMC 2972和2982将各处理器耦合至
    相应的存储器,即存储器2932和存储器2934,这些存储器可以是本地附连至相应的处理器
    的主存储器的部分。

    处理器2970、2980可各自经由使用点对点接口电路2976、2994、2986、2998的各个
    P-P接口2952、2954与芯片组2990交换信息。芯片组2990可以可选地经由高性能接口2939与
    协处理器2938交换信息。在一个实施例中,协处理器2938是专用处理器,诸如例如高吞吐量
    MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

    共享高速缓存(未示出)可以被包括在任一处理器之内,或被包括在两个处理器外
    部但仍经由P-P互连与这些处理器连接,从而如果将某处理器置于低功率模式时,可将任一
    处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。芯片组2990可经由接
    口2996耦合至第一总线2916。在一个实施例中,第一总线2916可以是外围组件互连(PCI)总
    线,或诸如PCI Express总线或其它第三代I/O互连总线之类的总线,但本发明的范围并不
    受此限制。

    如图17所示,各种I/O设备2914可以连同总线桥2918耦合到第一总线2916,总线桥
    将第一总线2916耦合至第二总线2920。在一个实施例中,诸如协处理器、高吞吐量MIC处理
    器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编
    程门阵列或任何其他处理器的一个或多个附加处理器2915耦合到第一总线2916。在一个实
    施例中,第二总线2920可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线
    2920,在一个实施例中这些设备包括例如键盘/鼠标2922、通信设备2927以及诸如可包括指
    令/代码和数据2930的盘驱动器或其它大容量存储设备的存储单元2928。此外,音频I/O
    2924可以被耦合至第二总线2920。注意,其它架构是可能的。例如,代替图17的点对点架构,
    系统可以实现多分支总线或其它这类架构。

    现在参考图18,示出了根据本发明的一个实施例的更专用的第二示例性系统3000
    的方框图。图18和19中的类似元件使用类似附图标记,且在图18中省略了图17的某些方面
    以避免混淆图18的其它方面。图18示出处理器2970、2980可分别包括集成存储器和I/O控制
    逻辑(“CL”)2972和2982。因此,CL 2972、2982包括集成存储器控制器单元并包括I/O控制逻
    辑。图18不仅示出存储器2932、2934耦合至CL 2972、2982,而且还示出I/O设备3014也耦合
    至控制逻辑2972、2982。传统I/O设备3015被耦合至芯片组2990。

    现在参照图19,所示出的是根据本发明一个实施例的SoC 3100的框图。在图15中,
    相似的部件具有同样的附图标记。另外,虚线框是更先进的SoC的可选特征。在图19中,互连
    单元3102被耦合至:应用处理器3110,该应用处理器包括一个或多个核202A-N的集合以及
    共享高速缓存单元2706;系统代理单元2710;总线控制器单元2716;集成存储器控制器单元
    2714;一组或一个或多个协处理器3120,其可包括集成图形逻辑、图像处理器、音频处理器
    和视频处理器;静态随机存取存储器(SRAM)单元3130;直接存储器存取(DMA)单元3132;以
    及用于耦合至一个或多个外部显示器的显示单元3140。在一个实施例中,协处理器3120包
    括专用处理器,诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入
    式处理器等等。

    本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组
    合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码,该可编程
    系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少
    一个输入设备以及至少一个输出设备。

    可将程序代码(诸如图17中示出的代码2930)应用于输入指令,以执行本文描述的
    各功能并生成输出信息??梢园匆阎绞浇涑鲂畔⒂τ糜谝桓龌蚨喔鍪涑錾璞?。为了本
    申请的目的,处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路
    (ASIC)或微处理器之类的处理器的任何系统。

    程序代码可以用高级程序化语言或面向对象的编程语言来实现,以便与处理系统
    通信。在需要时,也可用汇编语言或机器语言来实现程序代码。事实上,本文中描述的机制
    不限于任何特定编程语言的范围。在任一情形下,该语言可以是编译语言或解释语言。

    至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令
    来实现,指令表示处理器中的各种逻辑,指令在被机器读取时使得该机器制作用于执行本
    文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上,并
    被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

    这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品
    的非瞬态的有形安排,其包括存储介质,诸如:硬盘;任何其它类型的盘,包括软盘、光盘、紧
    致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘;半导体器件,例如只读存储
    器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取
    存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器
    (EEPROM);相变存储器(PCM);磁卡或光卡;或适于存储电子指令的任何其它类型的介质。

    因此,本发明的各实施例还包括非瞬态的有形机器可读介质,该介质包含指令或
    包含设计数据,诸如硬件描述语言(HDL),它定义本文中描述的结构、电路、装置、处理器和/
    或系统特征。这些实施例也被称为程序产品。

    在一些情况下,指令转换器可用来将指令从源指令集转换至目标指令集。例如,指
    令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿
    真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软
    件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理
    器上且部分在处理器外。

    图20是根据本发明的实施例的对比使用软件指令变换器将源指令集中的二进制
    指令变换成目标指令集中的二进制指令的框图。在所示的实施例中,指令转换器是软件指
    令转换器,但作为替代,该指令转换器可以用软件、固件、硬件或其各种组合来实现。图20示
    出可以使用x86编译器3204来编译利用高级语言3202的程序,以生成可以由具有至少一个
    x86指令集核的处理器3216原生执行的x86二进制代码3206。具有至少一个x86指令集核的
    处理器3216表示任何处理器,这些处理器能通过兼容地执行或以其他方式处理以下内容来
    执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能:1)英特尔x86指令集核
    的指令集的本质部分,或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的
    应用或其它程序的目标代码版本,以便取得与具有至少一个x86指令集核的英特尔处理器
    基本相同的结果。x86编译器3204表示用于生成x86二进制代码3206(例如,目标代码)的编
    译器,该二进制代码3206可通过或不通过附加的链接处理在具有至少一个x86指令集核的
    处理器3216上执行。类似地,图20示出可以使用替代的指令集编译器3208来编译利用高级
    语言3202的程序,以生成可以由不具有至少一个x86指令集核的处理器3214(例如具有执行
    加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维
    尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码3210。
    指令转换器3212被用来将x86二进制代码3206转换成可以由不具有x86指令集核的处理器
    3214原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码3210相同,因
    为能够这样做的指令转换器难以制造;然而,转换后的代码将完成一般操作并由来自替代
    指令集的指令构成。因此,指令转换器3212通过仿真、模拟或任何其它过程来表示允许不具
    有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码3206的软件、固件、
    硬件或其组合。

    前面的详细描述的某些部分以算法、和/或对计算机存储器内的数据位的操作的
    符号表示法的形式存在。这些算法描述和表示法是那些精通数据处理技术的人所使用的最
    有效地将他们的工作的实质传递到精通技术的其他人的方式。算法,这里一般是指导致所
    希望的结果的操作的独立的序列。操作是那些需要对物理量进行物理操纵的操作。

    然而,应该记住,所有这些和/或类似的术语将与适当的物理量关联,仅仅是应用
    于这些量的方便的标记。除非特别声明,从上文的讨论中显而易见地看出,应该理解,在整
    个本说明书中,利用诸如在下面的权利要求中所阐述的术语的讨论,引用了计算机系统,
    和/或类似的电子计算设备的动作和/或进程,它们操纵和/或转换表示为计算机系统的寄
    存器和存储器内的物理(电子)量的数据,将这些数据转换为类似地表示为计算机系统存储
    器或寄存器和/或其他这样的信息存储器、传输和/或显示设备内的物理量的其他数据。

    图形所示出的技术可以使用在一个或多个电子设备上存储和执行的代码和数据
    来实现。这样的电子设备使用计算机可读介质,诸如非瞬时的计算机可读取的存储介质(例
    如,磁盘;光盘;随机存取存储器;只读存储器;闪存设备;相变存储器)和瞬时的计算机可读
    取的传输介质(例如,电气,光学,声音或其他形式的传播的信号——诸如载波,红外信号、
    数字信号等等),存储和传递(内部和/或与其他电子设备,通过网络)代码和数据。

    前面的图形中所描绘的进程或方法可以通过包括硬件(例如,电路、专用逻辑等
    等)、固件、软件(例如,在非瞬时的计算机可读介质上实现),或两者的组合的处理逻辑来执
    行。虽然上文是利用某些顺序操作来描述进程或方法的,但是,应该理解,所描述的某些操
    作可以以不同的顺序来执行。此外,某些操作也可以并行地而并非按顺序执行。

    在前述的说明书中,参考其特定示例性实施例描述了本发明的各实施例。显然,在
    不偏离如下面的权利要求所阐述的本发明的更广泛的精神和范围的情况下,可以作出各种
    修改。相应地,说明书和附图应被视为说明性的,而不是限制性的。

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    本文标题:用于处理SHA2安全散列算法的方法和设备.pdf
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