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    GOA 电路
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    摘要
    申请专利号:

    CN201611229642.4

    申请日:

    2016.12.27

    公开号:

    CN106531107A

    公开日:

    2017.03.22

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G09G 3/36申请日:20161227|||公开
    IPC分类号: G09G3/36 主分类号: G09G3/36
    申请人: 武汉华星光电技术有限公司
    发明人: 李亚锋
    地址: 430070 湖北省武汉市东湖开发区高新大道666号生物城C5栋
    优先权:
    专利代理机构: 深圳市德力知识产权代理事务所 44265 代理人: 林才桂;刘巍
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201611229642.4

    授权公告号:

    ||||||

    法律状态公告日:

    2019.02.19|||2017.04.19|||2017.03.22

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明涉及一种GOA电路。该GOA电路包括:第一薄膜晶体管(T1)至第十四薄膜晶体管(T14),第一电容(C1)和第二电容(C2)。本发明在现有的GOA电路架构的基础上增加了薄膜晶体管(T9~T14)组成的一控制单元,引入一组相位相反的控制信号(Select1、Select2),主要作用是将GOA电路栅极输出一分为二。在一些特殊的显示模式下,数据(Data)信号对应的频率将会减半,对应的驱动功耗也会降低。本发明提供一种GOA电路,可以有效的减小GOA电路所占的布局空间,对发展窄边框技术起到一定的帮助作用;在一些特殊的显示模式下能够降低面板的驱动功耗。

    权利要求书

    1.一种GOA电路,其特征在于,包括级联的多个GOA电路单元,设n为自然数,负责输出第
    2n-1行和第2n行水平扫描信号的第n级GOA电路单元包括:
    第一薄膜晶体管(T1),其栅极连接第n-2级GOA电路单元的第一节点(Wn-2),源极和漏
    极分别连接第二节点(Hn)和输入正向扫描控制信号(U2D);
    第二薄膜晶体管(T2),其栅极连接第三节点(Qn),源极和漏极分别连接第n级GOA电路
    单元的第一节点(Wn)和输入第一时钟信号(CKV1);
    第三薄膜晶体管(T3),其栅极连接第n+2级GOA电路单元的第一节点(Wn+2),源极和漏
    极分别连接第二节点(Hn)和输入反向扫描控制信号(D2U);
    第四薄膜晶体管(T4),其栅极连接第四节点(Pn),源极和漏极分别连接第n级GOA电路
    单元的第一节点(Wn)和恒压低电位(VGL);
    第五薄膜晶体管(T5),其栅极连接恒压高电位(VGH),源极和漏极分别连接第二节点
    (Hn)和第三节点(Qn);
    第六薄膜晶体管(T6),其栅极连接第四节点(Pn),源极和漏极分别连接第二节点(Hn)
    和恒压低电位(VGL);
    第七薄膜晶体管(T7),其栅极连接第二节点(Hn),源极和漏极分别连接第四节点(Pn)
    和恒压低电位(VGL);
    第八薄膜晶体管(T8),其栅极输入第二时钟信号(CKV3),源极和漏极分别连接第四节
    点(Pn)和恒压高电位(VGH);
    第九薄膜晶体管(T9),其栅极输入第一控制信号(Select1),第一源极/漏极连接第n级
    GOA电路单元的第一节点(Wn),第二源极/漏极连接第十一薄膜晶体管(T11)和第十二薄膜
    晶体管(T12)的第一源极/漏极;
    第十薄膜晶体管(T10),其栅极输入第二控制信号(Select2),第一源极/漏极连接第n
    级GOA电路单元的第一节点(Wn),第二源极/漏极连接第十三薄膜晶体管(T13)和第十四薄
    膜晶体管(T14)的第一源极/漏极;
    第十一薄膜晶体管(T11),其栅极输入第一控制信号(Selecct1),第二源极/漏极连接
    第n级GOA电路单元的第一信号输出点(G2n-1);
    第十二薄膜晶体管(T12),其栅极输入第二控制信号(Selecct2),第二源极/漏极连接
    恒压低电位(VGL);
    第十三薄膜晶体管(T13),其栅极输入第一控制信号(Selecct1),第二源极/漏极连接
    恒压低电位(VGL);
    第十四薄膜晶体管(T14),其栅极输入第二控制信号(Selecct2),第二源极/漏极连接
    第n级GOA电路单元的第二信号输出点(G2n);
    第一电容(C1),其两端分别连接第三节点(Qn)和第n级GOA电路单元的第一节点(Wn);
    第二电容(C2),其两端分别连接第四节点(Pn)和恒压低电位(VGL)。
    2.如权利要求1所述的GOA电路,其特征在于,该第n级GOA电路单元还包括:
    第十五薄膜晶体管(T15),其栅极输入第二控制信号(Selecct2),源极和漏极分别连接
    第n级GOA电路单元的第一信号输出点(G2n-1)和恒压低电位(VGL);
    第十六薄膜晶体管(T16),其栅极输入第一控制信号(Selecct1),源极和漏极分别连接
    第n级GOA电路单元的第二信号输出点(G2n)和恒压低电位(VGL);
    第十七薄膜晶体管(T17),其栅极输入第三控制信号(Selecct3),源极和漏极分别连接
    第n级GOA电路单元的第一信号输出点(G2n-1)和第十八薄膜晶体管(T18)的第一源极/漏
    极;
    第十八薄膜晶体管(T18),其栅极输入第三控制信号(Selecct3),第二源极/漏极连接
    第n级GOA电路单元的第一节点(Wn);
    第十九薄膜晶体管(T19),其栅极输入第三控制信号(Selecct3),第一源极/漏极连接
    第n级GOA电路单元的第一节点(Wn),第二源极/漏极连接第二十薄膜晶体管(T20)的第一源
    极/漏极;
    第二十薄膜晶体管(T20),其栅极输入第三控制信号(Selecct3),第二源极/漏极连接
    第n级GOA电路单元的第二信号输出点(G2n)。
    3.如权利要求1或2所述的GOA电路,其特征在于,该第一时钟信号(CKV1)和第二时钟信
    号(CKV3)为占空比为0.25的矩形波,该第一时钟信号(CKV1)和第二时钟信号(CKV3)之间相
    位相差二分之一周期。
    4.如权利要求2所述的GOA电路,其特征在于,正常显示状态下,该第一控制信号
    (Selecct1)、第二控制信号(Selecct2)交替为高电平,第三控制信号(Selecct3)一直为低
    电平。
    5.如权利要求2所述的GOA电路,其特征在于,低功率显示状态下,第一控制信号
    (Selecct1)、第二控制信号(Selecct2)均为低电平,第三控制信号(Selecct3)一直为高电
    平。
    6.如权利要求1所述的GOA电路,其特征在于,对于最初一级GOA电路单元,正向扫描开
    始时,从该第n-2级GOA电路单元的第一节点(Wn-2)输入高电平信号作为启动信号。
    7.如权利要求1所述的GOA电路,其特征在于,对于最后一级GOA电路单元,反向扫描开
    始时,从该第n+2级GOA电路单元的第一节点(Wn+2)输入高电平信号作为启动信号。
    8.如权利要求5所述的GOA电路,其特征在于,该低功率显示状态为待机模式。
    9.如权利要求5所述的GOA电路,其特征在于,该低功率显示状态为省电模式。

    说明书

    GOA电路

    技术领域

    本发明涉及液晶显示器领域,尤其涉及一种GOA电路。

    背景技术

    阵列基板行驱动(Gate Driver On Array,简称GOA)技术是利用现有薄膜晶体管
    液晶显示器阵列(Array)制程将栅极(Gate)行扫描驱动信号电路制作在阵列基板上,实现
    对栅极逐行扫描的驱动方式的一项技术。

    而对于现有的GOA电路在设计时,都是通过多级级联的方式实现栅极的逐行输出。
    参见图1,其为现有的GOA电路示意图,图1上部GOA单元对应输出第n行水平扫描信号,图1下
    部GOA单元对应输出第n+1行水平扫描信号。现以第n级GOA单元为例来说明现有GOA电路的
    结构,现有的GOA电路包括级联的多个GOA电路单元,其中输出第n行水平扫描信号的第n级
    GOA电路单元包括:薄膜晶体管T1,其栅极连接第n-2级GOA电路单元的信号输出点Gn-2,源
    极和漏极分别连接节点Hn和输入正向扫描控制信号U2D;薄膜晶体管T2,其栅极连接节点
    Qn,源极和漏极分别连接第n级GOA电路单元的信号输出点Gn和输入时钟信号CKV1;薄膜晶
    体管T3,其栅极连接第n+2级GOA电路单元的信号输出点Gn+2,源极和漏极分别连接节点Hn
    和输入反向扫描控制信号D2U;薄膜晶体管T4,其栅极连接节点Pn,源极和漏极分别连接信
    号输出点Gn和恒压低电位VGL;薄膜晶体管T5,其栅极连接恒压高电位VGH,源极和漏极分别
    连接节点Hn和节点Qn;薄膜晶体管T6,其栅极连接节点Pn,源极和漏极分别连接节点Hn和恒
    压低电位VGL;薄膜晶体管T7,其栅极连接节点Hn,源极和漏极分别连接节点Pn和恒压低电
    位VGL;薄膜晶体管T8,其栅极输入时钟信号CKV3,源极和漏极分别连接节点Pn和恒压高电
    位VGH;电容C1,其两端分别连接节点Qn和信号输出点Gn;电容C2,其两端分别连接节点Pn和
    恒压低电位VGL。节点Q(即Qn)为用于控制栅极驱动信号输出的点;节点P(即Pn)为用于维持
    Q点及Gn点低电平的稳定点。图1中虚线框部分即为GOA电路的正反向扫描单元。第n+1级GOA
    电路单元电路结构与第n级类似,不再赘述。

    参见图2,其为图1的GOA电路正向扫描时序示意图,现结合图1,对电路的具体工作
    过程(正向扫描)介绍如下:

    以Gn级输出为例;正向扫描时:U2D为高电平,D2U为低电平;

    阶段1,预充电:Gn-2与U2D同时为高电平,T1导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Gn输出高电平:在阶段1中,Qn点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Gn端;

    阶段3,Gn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Gn点拉低;

    阶段4,Qn点拉低到VGL:当Gn+2为高电平,此时D2U为低电平,T3处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Gn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,P点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Gn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    当然Gn+1级输出原理上于Gn输出相似,只是控制时序按照一定的规律循环。

    参见图3,其为图1的GOA电路反向扫描时序示意图,现结合图1,对电路的具体工作
    过程(反向扫描)介绍如下:

    以Gn级输出为例;正向扫描时:U2D为高电平,D2U为低电平;

    阶段1,预充电:Gn+2与D2U同时为高电平,T3导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Gn输出高电平:在阶段1中,Qn点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Gn端;

    阶段3,Gn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Gn点拉低;

    阶段4,Qn点拉低到VGL:当Gn-2为高电平,此时U2D为低电平,T1处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Gn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,P点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Gn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    当然Gn+1级输出原理上于Gn输出相似,只是控制时序按照一定的规律循环。一方
    面,按照目前LCD的发展趋势,窄边框越来越受到大家的欢迎,尤其是左右边框的减小。对于
    现有的GOA电路在设计时,都是通过多级级联的方式实现栅极(Gate)的逐行输出,GOA电路
    图见图1,对应Gn+1、Gn级输出,详细时序见图2和图3。以全高清(FHD)隔行(Interlace)驱动
    方式为例,单边共计960级栅极输出,那么就对应480级图1所示的布局(Layout)。当左右边
    框(border)在不断减小时,现有的GOA电路设计方式可能就不能满足设计需求。

    另一方面,有时为了满足现实画面高品质的需求,数据(Data)驱动多采用点反转
    (Dot Inversion)的方式,也就是数据信号要不停的高低跳变,但是对于点反转而言对应的
    功耗相对较高,功耗计算公式见下:


    其中,C为电容,f为频率,V为电压。

    发明内容

    本发明的目的在于提出一种新的GOA电路架构,减小GOA电路所占的布局空间。

    为实现上述目的,本发明提供了一种GOA电路,包括级联的多个GOA电路单元,设n
    为自然数,负责输出第2n-1行和第2n行水平扫描信号的第n级GOA电路单元包括:

    第一薄膜晶体管,其栅极连接第n-2级GOA电路单元的第一节点,源极和漏极分别
    连接第二节点和输入正向扫描控制信号;

    第二薄膜晶体管,其栅极连接第三节点,源极和漏极分别连接第n级GOA电路单元
    的第一节点和输入第一时钟信号;

    第三薄膜晶体管,其栅极连接第n+2级GOA电路单元的第一节点,源极和漏极分别
    连接第二节点和输入反向扫描控制信号;

    第四薄膜晶体管,其栅极连接第四节点,源极和漏极分别连接第n级GOA电路单元
    的第一节点和恒压低电位;

    第五薄膜晶体管,其栅极连接恒压高电位,源极和漏极分别连接第二节点和第三
    节点;

    第六薄膜晶体管,其栅极连接第四节点,源极和漏极分别连接第二节点和恒压低
    电位;

    第七薄膜晶体管,其栅极连接第二节点,源极和漏极分别连接第四节点和恒压低
    电位;

    第八薄膜晶体管,其栅极输入第二时钟信号,源极和漏极分别连接第四节点和恒
    压高电位;

    第九薄膜晶体管,其栅极输入第一控制信号,第一源极/漏极连接第n级GOA电路单
    元的第一节点,第二源极/漏极连接第十一薄膜晶体管和第十二薄膜晶体管的第一源极/漏
    极;

    第十薄膜晶体管,其栅极输入第二控制信号,第一源极/漏极连接第n级GOA电路单
    元的第一节点,第二源极/漏极连接第十三薄膜晶体管和第十四薄膜晶体管的第一源极/漏
    极;

    第十一薄膜晶体管,其栅极输入第一控制信号,第二源极/漏极连接第n级GOA电路
    单元的第一信号输出点;

    第十二薄膜晶体管,其栅极输入第二控制信号,第二源极/漏极连接恒压低电位;

    第十三薄膜晶体管,其栅极输入第一控制信号,第二源极/漏极连接恒压低电位;

    第十四薄膜晶体管,其栅极输入第二控制信号,第二源极/漏极连接第n级GOA电路
    单元的第二信号输出点;

    第一电容,其两端分别连接第三节点和第n级GOA电路单元的第一节点;

    第二电容,其两端分别连接第四节点和恒压低电位。

    其中,该第n级GOA电路单元还包括:

    第十五薄膜晶体管,其栅极输入第二控制信号,源极和漏极分别连接第n级GOA电
    路单元的第一信号输出点和恒压低电位;

    第十六薄膜晶体管,其栅极输入第一控制信号,源极和漏极分别连接第n级GOA电
    路单元的第二信号输出点和恒压低电位;

    第十七薄膜晶体管,其栅极输入第三控制信号,源极和漏极分别连接第n级GOA电
    路单元的第一信号输出点和第十八薄膜晶体管的第一源极/漏极;

    第十八薄膜晶体管,其栅极输入第三控制信号,第二源极/漏极连接第n级GOA电路
    单元的第一节点;

    第十九薄膜晶体管,其栅极输入第三控制信号,第一源极/漏极连接第n级GOA电路
    单元的第一节点,第二源极/漏极连接第二十薄膜晶体管的第一源极/漏极;

    第二十薄膜晶体管,其栅极输入第三控制信号,第二源极/漏极连接第n级GOA电路
    单元的第二信号输出点。

    其中,该第一时钟信号和第二时钟信号为占空比为0.25的矩形波,该第一时钟信
    号和第二时钟信号之间相位相差二分之一周期。

    其中,正常显示状态下,该第一控制信号、第二控制信号交替为高电平,第三控制
    信号一直为低电平。

    其中,低功率显示状态下,第一控制信号、第二控制信号均为低电平,第三控制信
    号一直为高电平。

    其中,对于最初一级GOA电路单元,正向扫描开始时,从该第n-2级GOA电路单元的
    第一节点输入高电平信号作为启动信号。

    其中,对于最后一级GOA电路单元,反向扫描开始时,从该第n+2级GOA电路单元的
    第一节点输入高电平信号作为启动信号。

    其中,该低功率显示状态为待机模式。

    其中,该低功率显示状态为省电模式。

    综上,本发明提供一种GOA电路,可以有效的减小GOA电路所占的布局空间,对发展
    窄边框技术起到一定的帮助作用;在一些特殊的显示模式下能够降低面板的驱动功耗。

    附图说明

    下面结合附图,通过对本发明的具体实施方式详细描述,将使本发明的技术方案
    及其他有益效果显而易见。

    附图中,

    图1为现有的GOA电路示意图;

    图2为图1的GOA电路正向扫描时序示意图;

    图3为图1的GOA电路反向扫描时序示意图;

    图4为本发明的GOA电路第二较佳实施例的示意图;

    图5为图4的GOA电路正向扫描时序示意图;

    图6为图4的GOA电路反向扫描时序示意图;

    图7为本发明的GOA电路第二较佳实施例对应数据驱动的示意图;

    图8为本发明的GOA电路第一较佳实施例的示意图;

    图9为图8的GOA电路正向扫描时序示意图;

    图10为图8的GOA电路反向扫描时序示意图。

    具体实施方式

    参见图8,其为本发明的GOA电路第一较佳实施例的示意图,本发明的GOA电路包括
    级联的多个GOA电路单元,设n为自然数,负责输出第2n-1行和第2n行水平扫描信号的第n级
    GOA电路单元包括:

    薄膜晶体管T1,其栅极连接第n-2级GOA电路单元的节点Wn-2,源极和漏极分别连
    接节点Hn和输入正向扫描控制信号U2D;

    薄膜晶体管T2,其栅极连接节点Qn,源极和漏极分别连接第n级GOA电路单元的节
    点Wn和输入时钟信号CKV1;

    薄膜晶体管T3,其栅极连接第n+2级GOA电路单元的节点Wn+2,源极和漏极分别连
    接节点Hn和输入反向扫描控制信号D2U;

    薄膜晶体管T4,其栅极连接节点Pn,源极和漏极分别连接第n级GOA电路单元的节
    点Wn和恒压低电位VGL;

    薄膜晶体管T5,其栅极连接恒压高电位VGH,源极和漏极分别连接节点Hn和节点
    Qn;

    薄膜晶体管T6,其栅极连接节点Pn,源极和漏极分别连接节点Hn和恒压低电位
    VGL;

    薄膜晶体管T7,其栅极连接节点Hn,源极和漏极分别连接节点Pn和恒压低电位
    VGL;

    薄膜晶体管T8,其栅极输入时钟信号CKV3,源极和漏极分别连接节点Pn和恒压高
    电位VGH;

    薄膜晶体管T9,其栅极输入控制信号Select1,第一源极/漏极连接第n级GOA电路
    单元的节点Wn,第二源极/漏极连接薄膜晶体管T11和薄膜晶体管T12的第一源极/漏极;

    薄膜晶体管T10,其栅极输入控制信号Select2,第一源极/漏极连接第n级GOA电路
    单元的节点Wn,第二源极/漏极连接薄膜晶体管T13和薄膜晶体管T14的第一源极/漏极;

    薄膜晶体管T11,其栅极输入控制信号Selecct1,第二源极/漏极连接第n级GOA电
    路单元的信号输出点G2n-1;

    薄膜晶体管T12,其栅极输入控制信号Selecct2,第二源极/漏极连接恒压低电位
    VGL;

    薄膜晶体管T13,其栅极输入控制信号Selecct1,第二源极/漏极连接恒压低电位
    VGL;

    薄膜晶体管T14,其栅极输入控制信号Selecct2,第二源极/漏极连接第n级GOA电
    路单元的信号输出点G2n;

    电容C1,其两端分别连接节点Qn和第n级GOA电路单元的节点Wn;

    电容C2,其两端分别连接节点Pn和恒压低电位VGL。

    图8中虚线框部分为GOA电路的正反向扫描单元。

    参见图9,其为图8的GOA电路正向扫描时序示意图。现结合图8,对电路的具体工作
    过程(正向扫描)介绍如下:

    以输出G2n-1和G2n行扫描信号的Wn级GOA单元为例;正向扫描时:U2D为高电平,
    D2U为低电平;

    阶段1,预充电:Wn-2与U2D同时为高电平,T1导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Wn输出高电平:在阶段1中,Q点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Wn端;

    阶段3,Wn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Wn点拉低;

    阶段4,Qn点拉低到VGL:当Wn+2为高电平,此时D2U为低电平,T3处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Wn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,Pn点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Wn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    本发明与现有技术的主要区别在于引入了T9~T14组成的控制单元。在Wn输出为
    低电平时,Selecct1对应高电平,T9、T11处于打开的状态,G2n-1被拉低。Selecct2对应高电
    平,T10、T14处于打开的状态,G2n被拉低。当在Wn输出为高电平时,Selecct1对应高电平,
    T9、T11处于打开的状态,G2n-1被拉拉高。Selecct2对应高电平,T10、T14处于打开的状态,
    G2n被拉高。

    由图9可见,时钟信号CKV1和时钟信号CKV3为占空比为0.25的矩形波,该时钟信号
    CKV1和时钟信号CKV3之间相位相差二分之一周期。

    对于最初一级GOA电路单元,正向扫描开始时,需要在该第n-2级GOA电路单元的第
    一节点Wn-2输入高电平信号作为启动信号。

    参见图10,其为图8的GOA电路反向扫描时序示意图。现结合图8,对电路的具体工
    作过程(反向扫描)介绍如下:

    以输出G2n-1和G2n行扫描信号的Wn级GOA单元为例;正向扫描时:D2U为高电平,
    U2D为低电平;

    阶段1,预充电:Wn+2与D2U同时为高电平,T3导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Wn输出高电平:在阶段1中,Qn点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Wn端;

    阶段3,Wn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Wn点拉低;

    阶段4,Qn点拉低到VGL:当Gn-2为高电平,此时U2D为低电平,T1处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Wn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,Pn点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Wn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    本发明与现有技术的主要区别在于引入了T9~T14组成的控制单元。在Wn输出为
    低电平时,Selecct2对应高电平,T10、T14处于打开的状态,G2n被拉低。Selecct1对应高电
    平,T9、T11处于打开的状态,G2n-1被拉低。当在Wn输出为高电平时,Selecct2对应高电平,
    T10、T14处于打开的状态,G2n被拉高。Selecct1对应高电平,T9、T11处于打开的状态,G2n-1
    被拉高。

    对于最后一级GOA电路单元,反向扫描开始时,需要在该第n+2级GOA电路单元的第
    一节点Wn+2输入高电平信号作为启动信号。

    本发明第一较佳实施例提出了在现有的GOA架构的基础上增加某一控制单元,将
    某一级GOA输出通过该控制单元分解成两级GOA输出。这样与现有两级GOA输出就需要两级
    GOA电路级联的方式相比,一定程度上可以减小GOA所占的布局空间,对于发展窄边框技术
    起到了一定的帮助作用。

    参见图4,其为本发明的GOA电路第二较佳实施例的示意图,本发明的GOA电路包括
    级联的多个GOA电路单元,设n为自然数,负责输出第2n-1行和第2n行水平扫描信号的第n级
    GOA电路单元包括:

    薄膜晶体管T1,其栅极连接第n-2级GOA电路单元的节点Wn-2,源极和漏极分别连
    接节点Hn和输入正向扫描控制信号U2D;

    薄膜晶体管T2,其栅极连接节点Qn,源极和漏极分别连接第n级GOA电路单元的节
    点Wn和输入时钟信号CKV1;

    薄膜晶体管T3,其栅极连接第n+2级GOA电路单元的节点Wn+2,源极和漏极分别连
    接节点Hn和输入反向扫描控制信号D2U;

    薄膜晶体管T4,其栅极连接节点Pn,源极和漏极分别连接第n级GOA电路单元的节
    点Wn和恒压低电位VGL;

    薄膜晶体管T5,其栅极连接恒压高电位VGH,源极和漏极分别连接节点Hn和节点
    Qn;

    薄膜晶体管T6,其栅极连接节点Pn,源极和漏极分别连接节点Hn和恒压低电位
    VGL;

    薄膜晶体管T7,其栅极连接节点Hn,源极和漏极分别连接节点Pn和恒压低电位
    VGL;

    薄膜晶体管T8,其栅极输入时钟信号CKV3,源极和漏极分别连接节点Pn和恒压高
    电位VGH;

    薄膜晶体管T9,其栅极输入控制信号Select1,第一源极/漏极连接第n级GOA电路
    单元的节点Wn,第二源极/漏极连接薄膜晶体管T11和薄膜晶体管T12的第一源极/漏极;

    薄膜晶体管T10,其栅极输入控制信号Select2,第一源极/漏极连接第n级GOA电路
    单元的节点Wn,第二源极/漏极连接薄膜晶体管T13和薄膜晶体管T14的第一源极/漏极;

    薄膜晶体管T11,其栅极输入控制信号Selecct1,第二源极/漏极连接第n级GOA电
    路单元的信号输出点G2n-1;

    薄膜晶体管T12,其栅极输入控制信号Selecct2,第二源极/漏极连接恒压低电位
    VGL;

    薄膜晶体管T13,其栅极输入控制信号Selecct1,第二源极/漏极连接恒压低电位
    VGL;

    薄膜晶体管T14,其栅极输入控制信号Selecct2,第二源极/漏极连接第n级GOA电
    路单元的信号输出点G2n;

    薄膜晶体管T15,其栅极输入控制信号Selecct2,源极和漏极分别连接第n级GOA电
    路单元的信号输出点G2n-1和恒压低电位VGL;

    薄膜晶体管T16,其栅极输入控制信号Selecct1,源极和漏极分别连接第n级GOA电
    路单元的信号输出点G2n和恒压低电位VGL;

    薄膜晶体管T17,其栅极输入控制信号Selecct3,源极和漏极分别连接第n级GOA电
    路单元的信号输出点G2n-1和薄膜晶体管T18的第一源极/漏极;

    薄膜晶体管T18,其栅极输入控制信号Selecct3,第二源极/漏极连接第n级GOA电
    路单元的节点Wn;

    薄膜晶体管T19,其栅极输入控制信号Selecct3,第一源极/漏极连接第n级GOA电
    路单元的节点Wn,第二源极/漏极连接薄膜晶体管T20的第一源极/漏极;

    薄膜晶体管T20,其栅极输入控制信号Selecct3,第二源极/漏极连接第n级GOA电
    路单元的信号输出点G2n;

    电容C1,其两端分别连接节点Qn和第n级GOA电路单元的节点Wn;

    电容C2,其两端分别连接节点Pn和恒压低电位VGL。

    图4中虚线框部分为GOA电路的正反向扫描单元。

    参见图5,其为图4的GOA电路正向扫描时序示意图。现结合图4,对电路的具体工作
    过程(正向扫描)介绍如下:

    正常显示状态下,Select1、Select2交替为高电平,Select3一直输出为低电平;

    以输出G2n-1和G2n行扫描信号的Wn级GOA单元为例;正向扫描时:U2D为高电平,
    D2U为低电平;

    阶段1,预充电:Wn-2与U2D同时为高电平,T1导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Wn输出高电平:在阶段1中,Q点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Wn端;

    阶段3,Wn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Wn点拉低;

    阶段4,Qn点拉低到VGL:当Wn+2为高电平,此时D2U为低电平,T3处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Wn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,Pn点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Wn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    本发明在Wn输出为低电平时,Selecct1对应高电平,T9、T11处于打开的状态,G2n-
    1被拉低。Selecct2对应高电平,T10、T14处于打开的状态,G2n被拉低。当在Wn输出为高电平
    时,Selecct1对应高电平,T9、T11处于打开的状态,G2n-1被拉拉高。Selecct2对应高电平,
    T10、T14处于打开的状态,G2n被拉高。

    在这一过程中,Select3一直输出为低电平,T17-T20一直处于截止状态。

    低功率显示状态下,Select1、Select2均为低电平,Select3一直输出为高电平;

    由于Select1与Select2一直处于低电平,T9-T16均处于截止状态,而此时Select3
    为高,T17-T20均处于导通状态,在Wn输出为高电平时,G2n-1与G2n同时输出高电平。

    由图5可见,时钟信号CKV1和时钟信号CKV3为占空比为0.25的矩形波,该时钟信号
    CKV1和时钟信号CKV3之间相位相差二分之一周期。

    对于最初一级GOA电路单元,正向扫描开始时,需要在该第n-2级GOA电路单元的第
    一节点Wn-2输入高电平信号作为启动信号。

    参见图6,其为图4的GOA电路反向扫描时序示意图。现结合图4,对电路的具体工作
    过程(反向扫描)介绍如下:

    正常显示状态下,Select1、Select2交替为高电平,Select3一直输出为低电平;

    以输出G2n-1和G2n行扫描信号的Wn级GOA单元为例;正向扫描时:D2U为高电平,
    U2D为低电平;

    阶段1,预充电:Wn+2与D2U同时为高电平,T3导通,Hn点被预充电。当Hn点为高时,
    T5处于导通状态,Qn点被预充电。当Hn点为高时,T7处于导通状态,Pn点被拉低;

    阶段2,Wn输出高电平:在阶段1中,Qn点被预充电,C1对电荷具有一定的保持作用,
    T2处于导通状态,CKV1的高电平输出到Wn端;

    阶段3,Wn输出低电平:C1对Qn点的高电平具有保持作用,而此时CKV1的低电平将
    Wn点拉低;

    阶段4,Qn点拉低到VGL:当Gn-2为高电平,此时U2D为低电平,T1处于导通的状态,
    那么Qn点被拉低到VGL;

    阶段5,Qn点及Wn点低电平维持阶段:当Qn点变为低电平后,T7处于截止状态,当
    CKV3跳变为高电平时T8导通,Pn点被充电,那么T4和T6均处于导通的状态,可以保证Qn点及
    Wn点低电平的稳定,同时C2对Pn点的高电平具有一定的保持作用。

    本发明在Wn输出为低电平时,Selecct2对应高电平,T10、T14处于打开的状态,G2n
    被拉低。Selecct1对应高电平,T9、T11处于打开的状态,G2n-1被拉低。当在Wn输出为高电平
    时,Selecct2对应高电平,T10、T14处于打开的状态,G2n被拉高。Selecct1对应高电平,T9、
    T11处于打开的状态,G2n-1被拉高。

    在这一过程中,Select3一直输出为低电平,T17-T20一直处于截止状态。

    低功率显示状态下,Select1、Select2均为低电平,Select3一直输出为高电平;

    由于Select1与Select2一直处于低电平,T9-T16均处于截止状态,而此时Select3
    为高,T17-T20均处于导通状态,在Wn输出为高电平时,G2n-1与G2n同时输出高电平。

    对于最后一级GOA电路单元,反向扫描开始时,需要在该第n+2级GOA电路单元的第
    一节点Wn+2输入高电平信号作为启动信号。

    图7为本发明的GOA电路第二较佳实施例对应数据驱动的示意图,结合图4-6可知,
    本发明第二较佳实施例在现有的GOA架构的基础上增加一控制单元,在现有的GOA电路的基
    础上引入3个控制信号,Select1、Select2、Select3,其中Select1、Select2为一组相位相反
    信号,主要作用是将GOA栅极输出一分为二;在一些特殊的显示模式下:例如待机模式、或者
    省电模式下,Select3在Select1、Select2均输出为低时输出高电平,将上述的两级输出变
    为同一输出信号,也就是第一级与第二级栅极输出一样、第三级与第四级栅极输出一样、以
    此类推,那么此时数据(Data)信号的对应的频率将会减半,对应的驱动功耗也会降低。

    本发明的GOA电路已知和潜在的技术/产品应用领域及其应用方式如下:1、集成在
    阵列基板上的液晶显示器行扫描(Gate)驱动电路;2、应用于手机,显示器,电视的栅极驱动
    领域;3、可涵盖LCD和OLED的行业先进技术;4、本电路的稳定性适用于高解析度的面板设计
    当中。

    综上,本发明提供一种GOA电路,可以有效的减小GOA电路所占的布局空间,对发展
    窄边框技术起到一定的帮助作用;在一些特殊的显示模式下能够降低面板的驱动功耗。

    以上所述,对于本领域的普通技术人员来说,可以根据本发明的技术方案和技术
    构思作出其他各种相应的改变和变形,而所有这些改变和变形都应属于本发明后附的权利
    要求的?;し段?。

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    本文标题:GOA电路.pdf
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