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    重庆时时彩资料: 一种用可重用性层次化验证平台进行UART??檠橹さ姆椒?pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201510184149.4

    申请日:

    2015.04.17

    公开号:

    CN104765671A

    公开日:

    2015.07.08

    当前法律状态:

    驳回

    有效性:

    无权

    法律详情: 发明专利申请公布后的驳回IPC(主分类):G06F 11/26申请公布日:20150708|||实质审查的生效IPC(主分类):G06F 11/26申请日:20150417|||公开
    IPC分类号: G06F11/26 主分类号: G06F11/26
    申请人: 浪潮电子信息产业股份有限公司
    发明人: 王莹
    地址: 250101山东省济南市高新区浪潮路1036号
    优先权:
    专利代理机构: 济南信达专利事务所有限公司37100 代理人: 张靖
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201510184149.4

    授权公告号:

    ||||||

    法律状态公告日:

    2017.12.08|||2015.08.05|||2015.07.08

    法律状态类型:

    发明专利申请公布后的驳回|||实质审查的生效|||公开

    摘要

    本发明公开了一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,所述方法用uvm搭建的测试平台,测试用verilog语言编写的uart??榈恼沸?,用callback函数实现对平台的重用,使一个测试平台能够用来测试一个??榈牟煌δ?,或者一些相似的??橹赜猛桓銎教ń胁馐?。本发明用同一个层次化验证平台通过使用callback函数实现了对uart测试??槎潦?,和写数据的功能,提高了验证效率,不用重复搭建平台,或者对平台进行比较大的变动。

    权利要求书

    权利要求书
    1.  一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,其特征在于:所述方法用uvm搭建的测试平台,测试用verilog语言编写的uart??榈恼沸?,用callback函数实现对平台的重用,使一个测试平台能够用来测试一个??榈牟煌δ?,或者一些相似的??橹赜猛桓銎教ń胁馐?。

    2.  根据权利要求1所述的一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,其特征在于,所述方法步骤如下:
    1)用uvm搭建的层次化验证平台,包括部件如下:driver、monitor、scoreboard、reference model、sequencer、In_agent和Out_agent,用类的形式单独定义;
    2)定义一个新的类A,callback函数作为A类的一个成员函数,从A类派生一个类并将其实例化,然后重新定义其中的作为成员函数的callback函数,再将A类和新派生的类加入一个A类的数组apool[],然后用verilog的foreach(apool[i])调用每一个a类及其派生类的中的callback函数;
    3)Uart??槎潦菔?,每个时钟接收1bit数据,然后转换成并行数据,将受到的数据和错误信息数据打包输出;写数据时接收打包的64bit并行数据,转换成串行数据输出;
    4)在验证平台的driver发送数据前调用callback函数对transaction类的数据进行修改,读数据就发送1bit数据,写数据就发送打包的64比特数据;然后reference model处理数据时也调用callback函数处理;在处理数据的过程中,读数据时重复9个时钟,接收完完整的9bit的uart数据把包成一个transaction,输出给scoreboard对比用;写数据时只需要采集一个时钟的数据。

    3.  根据权利要求2所述的一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,其特征在于:所述Uart??橛胿erilog代码编写,实现读串行数据,转换成并行数据输出,读并行数据转换成串行数据输出;收取来自其他??榈拇砦笮藕沤岷献陨淼膄ifo是否有错误信息判断是否需要发出中断信号的功能。

    4.  一种可重用性层次化验证平台,其特征在于:所述验证平台用uvm搭建,包括部件如下:
    driver,用来把不同的激励施加给DUT;
    monitor,用来监测DUT的输出;
    scoreboard,比较期望值与monitor监测到的DUT的输出;
    reference model,它的输入跟DUT完全一样,它的输出送给scoreboard,用于和DUT的输出比较;
    sequencer,用于产生数据的,一个sequencer通过启动一个sequence,从sequence获取数据,并把这些数据转交给driver;
    In_agent和Out_agent,它们是UVM中的agent;
    env,相当于是一个特大的容器,包含上面所有类;
    以上部件都用类的形式单独定义。

    说明书

    说明书一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?
    技术领域
    本发明涉及uart??檠橹ぜ际趿煊蛄煊?,具体涉及一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?。
    背景技术
    随着集成电路的飞速发展,验证成为芯片设计中最为繁杂与费时的任务.由于传统的定向验证满足超大规模集成电路的验证需求,新的验证方法学应运而生,通用验证方法学( Universal VerificationMethodology,UVM) 融合了开放式验证方法学( Open Verification Methodology,OVM) 和验证方法学手册( Verification Methodology Manual,VMM) 的优点,成为业界第1 个通用、开放的验证方法学,UVM采用标准的分层验证结构,解决了验证平台复用性与标准化的问题,提高了验证效率。
    uvm 验证方法学有层次化的验证结构的特点,UVM 验证环境的开发是基于System Verilog 语言的。 因为采用这种面向对象的编程语言,所以UVM 中的各个组件都是通过类( Class) 的形式单独存在的,其开发过程与C + + 非常类似. 通过调用多个彼此独立的组件,就可以得到不同功能的验证环境。 这样,验证环境中的每个组件都可以作为验证知识产权??? Verification Intellectual Property,VIP) ,单独地被其他验证平台复用,大大提高了组件的复用性,加速了验证进度,从而节省大量时间及资源。
    通用异步收发传输器(Universal Asynchronous Receiver/Transmitter),通常称作UART,是一种异步收发传输器,实现数据串行通信与并行通信间作传输转换。
    发明内容
    本发明要解决的技术问题是:本发明提供了一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,用uvm搭建的测试平台,测试用verilog语言编写的uart??榈恼沸?。
    本发明所采用的技术方案为:
    一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,所述方法用uvm搭建的测试平台,测试用verilog语言编写的uart??榈恼沸?,用callback函数实现对平台的重用,使一个测试平台能够用来测试一个??榈牟煌δ?,或者一些相似的??橹赜猛桓銎教ń胁馐?。
    所述方法步骤如下:
    1)用uvm搭建的层次化验证平台,包括部件如下:driver、monitor、scoreboard、reference model、sequencer、In_agent和Out_agent,用类的形式单独定义;
    2)定义一个新的类A,callback函数作为A类的一个成员函数,从A类派生一个类并将其实例化,然后重新定义其中的作为成员函数的callback函数,再将A类和新派生的类加入一个A类的数组apool[],然后用verilog的foreach(apool[i])调用每一个a类及其派生类的中的callback函数;
    3)uart数据为8bit数据加1bit起始位,Uart??槎潦菔?,每个时钟接收1bit数据,然后转换成并行数据,将受到的数据和错误信息数据打包输出;写数据时接收打包的64bit并行数据,转换成串行数据输出;
    4)在验证平台的driver发送数据前调用callback函数对transaction类的数据进行修改,读数据就发送1bit数据,写数据就发送打包的64比特数据;然后reference model处理数据时也调用callback函数处理;在处理数据的过程中,读数据时重复9个时钟,接收完完整的9bit的uart数据把包成一个transaction,输出给scoreboard对比用;写数据时只需要采集一个时钟的数据。
    所述Uart??橛胿erilog代码编写,实现读串行数据,转换成并行数据输出,读并行数据转换成串行数据输出;收取来自其他??榈拇砦笮藕沤岷献陨淼膄ifo是否有数据溢出等错误信息判断是否需要发出中断信号的功能。
    一种可重用性层次化验证平台,所述验证平台用uvm搭建,包括部件如下:
    driver,用来把不同的激励施加给DUT;
    monitor,用来监测DUT的输出;
    scoreboard,比较期望值与monitor监测到的DUT的输出;
    reference model,它的输入跟DUT完全一样,它的输出送给scoreboard,用于和DUT的输出比较;
    sequencer,用于产生数据的,一个sequencer通过启动一个sequence,从sequence获取数据,并把这些数据转交给driver;
    In_agent和Out_agent,它们是UVM中的agent,所谓的agent其实只是简单的把driver,monitor封装在一起;
    env,相当于是一个特大的容器,包含上面所有类;
    以上部件都用类的形式单独定义。
    本发明的有益效果为:本发明用同一个层次化验证平台通过使用callback函数实现了对uart测试??槎潦?,和写数据的功能,提高了验证效率。不用重复搭建平台,或者对平台进行比较大的变动。
    附图说明
    图1 为本发明uvm测试平台的结构示意图。
    具体实施方式
    下面通过说明书附图,结合具体实施方式对本发明进一步说明:
    实施例1:
    一种用可重用性层次化验证平台进行uart??檠橹さ姆椒?,所述方法用uvm搭建的测试平台,测试用verilog语言编写的uart??榈恼沸?,用callback函数实现对平台的重用,使一个测试平台能够用来测试一个??榈牟煌δ?,或者一些相似的??橹赜猛桓銎教ń胁馐?。
    实施例2:
    在实施例1的基础上,本实施例所述方法步骤如下:
    1)用uvm搭建的层次化验证平台,包括部件如下:driver、monitor、scoreboard、reference model、sequencer、In_agent和Out_agent,用类的形式单独定义;
    2)定义一个新的类A,callback函数作为A类的一个成员函数,从A类派生一个类并将其实例化,然后重新定义其中的作为成员函数的callback函数,再将A类和新派生的类加入一个A类的数组apool[],然后用verilog的foreach(apool[i])调用每一个a类及其派生类的中的callback函数;
    Transaction和reference中的callback函数都要这种方式实现;
    用callback函数改变transaction类生成的数据包的数据,并用callback函数改变reference model对数据的处理过程,实现读数据,写数据的功能;
    3)uart数据为8bit数据加1bit起始位,Uart??槎潦菔?,每个时钟接收1bit数据,然后转换成并行数据,将受到的数据和错误信息数据打包输出;写数据时接收打包的64bit并行数据,转换成串行数据输出;
    4)在验证平台的driver发送数据前调用callback函数对transaction类的数据进行修改,读数据就发送1bit数据,写数据就发送打包的64比特数据;然后reference model处理数据时也调用callback函数处理;在处理数据的过程中,读数据时重复9个时钟,接收完完整的9bit的uart数据把包成一个transaction,输出给scoreboard对比用;写数据时只需要采集一个时钟的数据。
    实施例3:
    在实施例2的基础上,本实施例所述Uart??橛胿erilog代码编写,实现读串行数据,转换成并行数据输出,读并行数据转换成串行数据输出;收取来自其他??榈拇砦笮藕沤岷献陨淼膄ifo是否有数据溢出等错误信息判断是否需要发出中断信号的功能。
    实施例4:
    如图1所示,一种可重用性层次化验证平台,所述验证平台用UVM搭建,包括部件如下:
    driver,用来把不同的激励施加给DUT;
    monitor,用来监测DUT的输出;
    scoreboard,比较期望值与monitor监测到的DUT的输出;
    reference model,它的输入跟DUT完全一样,它的输出送给scoreboard,用于和DUT的输出比较;
    sequencer,用于产生数据的,一个sequencer通过启动一个sequence,从sequence获取数据,并把这些数据转交给driver;
    In_agent和Out_agent,它们是UVM中的agent,所谓的agent其实只是简单的把driver,monitor封装在一起;
    env,相当于是一个特大的容器,包含上面所有类;
    以上部件都用类的形式单独定义。
    以上实施方式仅用于说明本发明,而并非对本发明的限制,有关技术领域的普通技术人员,在不脱离本发明的精神和范围的情况下,还可以做出各种变化和变型,因此所有等同的技术方案也属于本发明的范畴,本发明的专利?;し段вτ扇ɡ笙薅?。

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    一种 重用 层次 化验 平台 进行 UART ???验证 方法
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