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    重庆时时彩宝宝: 控制电压生成电路和具有其的非易失性存储设备.pdf

    关 键 词:
    控制 电压 生成 电路 具有 非易失性 存储 设备
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    摘要
    申请专利号:

    CN201110051972.X

    申请日:

    2011.03.04

    公开号:

    CN102194520A

    公开日:

    2011.09.21

    当前法律状态:

    撤回

    有效性:

    无权

    法律详情: 发明专利申请公布后的视为撤回IPC(主分类):G11C 16/06申请公布日:20110921|||实质审查的生效IPC(主分类):G11C 16/06申请日:20110304|||公开
    IPC分类号: G11C16/06; G11C16/34 主分类号: G11C16/06
    申请人: 索尼公司
    发明人: 中岛智惠子; 浪瀬智博; 椎本恒则
    地址: 日本东京都
    优先权: 2010.03.11 JP 054199/10; 2010.11.22 JP 259714/10
    专利代理机构: 北京市柳沈律师事务所 11105 代理人: 周少杰
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    法律状态
    申请(专利)号:

    CN201110051972.X

    授权公告号:

    ||||||

    法律状态公告日:

    2015.12.23|||2013.03.13|||2011.09.21

    法律状态类型:

    发明专利申请公布后的视为撤回|||实质审查的生效|||公开

    摘要

    在此公开了一种控制电压生成电路,包括:参考电压生成电路,适于生成参考电压;以及电压转换电路,适于基于参考电压生成要提供到连接在位线和感测放大器之间的箝位晶体管的栅极的控制电压,以便调整位线的电压,其中电压转换电路输出作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压。

    权利要求书

    1.一种控制电压生成电路,包括:参考电压生成电路,适于生成参考电压;以及电压转换电路,适于基于参考电压生成要提供到箝位晶体管的栅极的控制电压,该箝位晶体管连接在位线和感测放大器之间以便调整位线的电压,其中电压转换电路输出作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压。2.如权利要求1的控制电压生成电路,包括:可变电阻器,适于调整控制电压。3.一种非易失性存储器设备,包括:存储器单元阵列,具有按照矩阵形式安排的存储器单元;字线,每条字线连接到相同行中的存储器单元;位线,每条位线连接到相同列中的存储器单元;感测放大器,每个感测放大器在输入端之一处经由位线提供有从作为目标行选择的行中的、连接到字线的存储器单元读取的信号,并且每个感测放大器在另一输入端处提供有从参考单元读取的信号;箝位晶体管,每个箝位晶体管连接在感测放大器之一和位线之一之间,并且通过使用施加到栅极的控制电压来调整位线的电压;以及控制电压生成电路,适于生成控制电压,其中所述控制电压生成电路包括:参考电压生成电路,适于生成参考电压;以及电压转换电路,每个电压转换电路输出作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压。4.如权利要求3所述的非易失性存储器设备,其中电压转换电路包括适于调整控制电压的可变电阻器。

    说明书

    控制电压生成电路和具有其的非易失性存储设备

    技术领域

    本发明涉及控制电压生成电路和具有该控制电压生成电路的非易失性存储设备,更具体地,涉及用于生成提供到连接在位线和感测传感器之间的箝位晶体管的栅极的控制电压的控制电压生成电路、以及具有该控制电压生成电路的非易失性存储设备。

    背景技术

    能够高速操作的高密度DRAM(动态随机存取存储器)广泛用于如计算机的信息设备。然而,DRAM的制造工艺比用于电子设备的普通逻辑电路和信号处理电路的制造工艺更复杂,因此导致高的制造成本。此外,DRAM要求频率刷新周期,因为它是在移除电源时丢失其信息的易失性存储器。

    因此,广泛使用非易失性半导体存储设备(非易失性存储设备),其即使在移除电源时也不丢失其信息。已知的非易失性存储设备有闪存、FeRAM(铁电随机存取存储器)和MRAM(磁阻随机存取存储器)。MRAM是电阻改变非易失性存储设备,其例如由于可能用于更高速度的操作而正吸引注意力。

    另一方面,已经提出一种新的类型的非易失性存储设备作为电阻改变非易失性存储设备,其优点在于克服了存储器单元的微加工的限制。该非易失性存储设备中的存储器单元具有离子导体,其包含包夹在两个电极之间的特定金属。两个电极之一包含离子导体中包含的金属。当电压施加在两个电极之间时,电极中包含的金属以离子形式在离子导体中扩散,改变离子导体的电特性(如电阻)(见JP-T-2002-536840,以下称为专利文献1)。

    顺带提及,在非易失性存储设备中,通过利用感测放大器放大从存储器单元读到位线的信号,从存储器单元读取数据。在感测放大器和位线之间提供箝位晶体管以调整位线电压。将控制电压从控制电压生成电路提供到箝位晶体管的栅极以从存储器单元读取数据。这调整了位线电压(参考专利文献1)。

    这里将给出适于从存储器单元读取数据的数据读取电路的配置的具体描述。图10图示现有非易失性存储设备的数据读取电路的配置。

    如图10所示,数据读取电路包括控制电压生成电路51、感测放大器52、箝位晶体管QN51和QN52、列选择晶体管QN53和QN54、以及参考单元RC。

    一个列选择晶体管QN53连接在箝位晶体管QN51和位线BL之间,以便经由箝位晶体管QN51将相当于作为目标存储器单元在字线中选择的存储器单元MC中存储的数据的信号读取到感测放大器52中。

    另一方面,另一列选择晶体管QN54连接在箝位晶体管QN52和参考单元RC之间,以便经由箝位晶体管QN52将相当于参考单元RC中存储的数据的信号读取到感测放大器52中。

    感测放大器52比较从存储器单元MC读取的信号和从参考单元RC读取的信号,并且输出相当于比较结果的信号。这允许从存储器单元MC读取数据。要注意的是,感测放大器52包括运算放大器OP52和二极管连接的PMOS晶体管QP53和QP54。

    提供箝位晶体管QN51以将位线BL的电压的增加保持为最小值。该箝位晶体管QN51将位线BL的电压保持为这样的电势,其中在从存储器单元MC读取数据期间不重写存储器单元MC中存储的数据。

    这里将给出控制电压生成电路51的描述,该控制电压生成电路51适于生成施加到箝位晶体管QN51的栅极以便控制位线BL的电压的控制电压。

    控制电压生成电路51包括参考电压生成电路60和电压转换电路61。由参考电压生成电路60生成的参考电压Vref提供到电压转换电路61,其中生成相当于参考电压Vref的控制电压Vcp。该控制电压Vcp施加到箝位晶体管QN51的栅极。要注意,参考电压Vref独立于温度和源电压(source?voltage)的变化,并且参考电压Vref例如包括BGR(频带间隙参考,Band?GapReference)电路。

    电压转换电路61包括运算放大器OP51、PMOS晶体管QP51和QP52以及电阻器R51和R52。参考电压Vref提供到运算放大器OP51的反向输入端,并且其非反向输入端连接到节点N51(PMOS晶体管QP51的漏极和电阻器R51的一端之间的连接节点)。另一方面,源极电压Vcc提供到PMOS晶体管QP51的源极,并且PMOS晶体管QP51的栅极连接到运算放大器OP51的输出端。电阻器R51的另一端连接到地。

    因此,执行反馈控制,使得节点N51的电压变为等于参考电压Vref。流过电阻器R51的电流I51可以用下面的等式表示:

    I51=Vref/R51

    另一方面,PMOS晶体管QP51与PMOS晶体管QP52形成电流镜。因此,只要PMOS晶体管QP51和QP52大小相等,相同电流就流过两个PMOS晶体管QP51和QP52。因此,在PMOS晶体管QP52和电阻器R52之间的节点N52处生成的控制电压Vcp可以用下面的等式表示:

    Vcp=Vref×(R52/R51)

    箝位晶体管QN51和QN52的栅极由该控制电压Vcp驱动。此时,位线BL的偏置电势VBL可以用下面的等式表示,其中Vth是箝位晶体管QN51和QN52的阈值电压:

    VBL=Vcp-Vth=Vref×(R52/R51)-Vth

    该类型的电路以高精度控制位线电势VBL,不仅是因为保持恒定而不管源电压和温度的变化的电压Vref,而且因为给定的电阻比(R52/R51)。

    更多信息参考日本专利公开No.2006-351193。

    发明内容

    在上述电阻改变非易失性存储设备中,由于存储器单元之间的变化或存储器单元的劣化,位线电压可能可能导致数据损坏,即使该电压是作为用于从存储器单元读取数据的弱的偏置电压。因此,当从存储器单元读取数据时,必须将足够低于源电压的电压施加到位线。

    然而,现有类型的读取电路经历由温度和包括箝位晶体管的阈值电压Vth的变化的工艺变化导致的性能变化,使得非常小的电压的可控性成为问题。

    考虑前述,本发明的目的是提供一种能够最小化箝位晶体管的阈值电压的变化的影响的控制电压生成电路以及具有该控制电压生成电路的非易失性存储设备。

    为了实现上述目的,根据本发明的第一实施例是一种控制电压生成电路,包括参考电压生成电路和电压转换电路。该参考电压生成电路生成参考电压。该电压转换电路基于参考电压生成要提供到箝位晶体管的栅极的控制电压。该箝位晶体管连接在位线和感测放大器之间以便调整位线的电压。电压转换电路输出作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压。

    第一实施例的控制电压生成电路可以包括可变电阻器,适于调整控制电压。

    此外,根据本发明的另一实施例是一种非易失性存储器设备,包括存储器单元阵列、字线、位线、感测放大器、箝位晶体管和控制电压生成电路。该存储器单元阵列具有按照矩阵形式安排的存储器单元。每条字线连接到相同行中的存储器单元。每条位线连接到相同列中的存储器单元。经由位线将从作为目标行选择的行中的、连接到字线的存储器单元读取的信号提供到每个感测放大器的输入端之一。将从参考单元读取的信号提供到感测放大器的另一输入端。每个箝位晶体管连接在感测放大器之一和位线之一之间,并且通过使用施加到栅极的控制电压来调整位线的电压??刂频缪股傻缏飞煽刂频缪???刂频缪股傻缏钒ú慰嫉缪股傻缏泛偷缪棺坏缏?。该参考电压生成电路生成参考电压。该电压转换电路输出作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压。

    在该非易失性存储器设备中,电压转换电路可以包括适于调整控制电压的可变电阻器。

    本发明施加作为与参考电压成比例的电压与等于箝位晶体管的阈值电压的电压的和的电压到箝位晶体管的栅极作为控制电压,因此最小化箝位晶体管的阈值电压的变化的影响。

    附图说明

    图1是用于描述根据本发明实施例的非易失性存储设备中的数据读取电路的概况的图;

    图2是图示根据本实施例的非易失性存储设备的配置的图;

    图3是图示根据本实施例的非易失性存储设备中的数据读取电路的配置的图;

    图4是图示由MOS晶体管构成的可变电阻器的具体示例的图;

    图5是图示根据本实施例的数据读取电路的配置的简化图;

    图6是图示根据本发明的另一具体示例中的数据读取电路的配置的简化图;

    图7是图示用于利用栅极宽度改变PMOS晶体管的能力的方式的图;

    图8是图示用于利用另一栅极宽度改变另一PMOS晶体管的能力的方式的图;

    图9是本具体示例中的数据读取电路的间歇操作的图;以及

    图10是图示现有非易失性存储设备中的数据读取电路的配置的图。

    具体实施方式

    下面,将参考附图给出用于执行本发明的模式(以下称为实施例)的描述。要注意,将按照下面的顺序给出描述:

    1.数据读取电路的概况(控制电压生成电路的概况)

    2.非易失性存储设备的特定配置

    3.数据读取电路的特定配置

    4.数据读取电路的另一配置

    [1.数据读取电路的概况]

    首先,将参考附图给出根据本实施例的非易失性存储设备中的数据读取电路的概况的描述。图1是用于描述根据本实施例的非易失性存储设备中的数据读取电路的概况的图。

    如同现有的非易失性存储设备,根据本实施例的非易失性存储设备通过使用箝位晶体管调整每条位线的电压。适于基于参考电压生成要施加到箝位晶体管的控制电压Vcp的电压转换电路具有特性特征。

    如图1所示,根据本实施例的电压转换电路23与现有的电压转换电路不同在于提供NMOS晶体管QN1,并且电阻器R1和R2是可变电阻器。

    即,提供二极管连接的NMOS晶体管QN1最小化由箝位晶体管QN5的阈值电压Vth的变化导致的位线BL的电压的变化。另一方面,使用可变电阻器作为电阻器R1和R2最小化由存储器单元MC的电流驱动能力的变化导致的位线BL的电压的变化。要注意,参考标号20表示控制电压生成电路。

    首先,将给出通过提供二极管连接的NMOS晶体管QN1最小化位线BL的电压的变化的描述。

    在电压转换电路23中,参考电压Vref从参考电压生成电路22提供到运算放大器OP1的反相输入端,并且节点N1连接到所述放大器OP1的非反相输入端,如同现有的电压转换电路。节点N1是PMOS晶体管QP1的漏极和电阻器R1之间的连接点。PMOS晶体管QP1使其栅极连接到运算放大器OP1的输出端。因此,通过反馈控制调整节点N1的电压,使得其电压变为等于参考电压Vref。

    如上所述,执行反馈控制,使得节点N1的电压变为等于参考电压Vref。因此,流过电阻器R1的电流I1可以用下面的等式表示:

    I1=Vref/R1

    此外,电压转换电流23包括PMOS晶体管QP2和电阻器R2,如同现有电路。此外,所述电路23包括PMOS晶体管QP2和电阻器R2之间的NMOS晶体管QN1。NMOS晶体管QN1使其栅极和漏极连接在一起以形成二极管连接。

    PMOS晶体管QP2与PMOS晶体管QP1形成电流镜。PMOS晶体管QP2使其漏极经由NMOS晶体管QN1的漏极和源极连接到电阻器R2。这里,PMOS晶体管QP1和QP2大小相等。因此,相同电流流过PMOS晶体管QP1和QP2。因此,在节点N2中生成的控制电压Vcp可以用下面的等式表示,其中Vth1是NMOS晶体管QN1的阈值电压:

    Vcp=Vref×(R2/R1)+Vth1

    当控制电压Vcp施加到NMOS晶体管QN5(即,箝位晶体管)的栅极时,施加到位线BL的电压Vb可以用下面所示的等式1表示,其中Vth2是NMOS晶体管QN5的阈值电压。

    Vb=Vcp-Vth2=Vref×(R2/R1)+Vth1-Vth2????(1)

    这里,例如如果NMOS晶体管QN1和QN5大小相等使得阈值电压Vth1和Vth2相同,则施加到位线BL的电压Vb可以用下面的等式2表示。

    Vb=Vcp-Vth2=Vref×(R2/R1)????(2)

    这使得忽略NMOS晶体管QN5(即,箝位晶体管)的能力的变化(特别是其阈值电压Vth2的变化)的影响成为可能。此外,如果电阻器R1和R2电阻相等,则可以使得VB等于Vref。

    如上所述,当从存储器单元MC读取数据时,即,当足够小于源电压的极小的电压施加到位线BL时,最小化箝位晶体管QN5的能力变化的影响提供高精度控制。这防止数据损坏,如存储器单元MC中存储的数据的错误重写。

    接着,将给出通过使用可变电阻器作为电阻器R1和R2来最小化由存储器单元MC的电流驱动能力的变化导致的位线BL的电压的变化的描述。

    在一些电阻改变非易失性存储设备(如PRAM和ReRAM)中,存储器单元MC的电阻在低和高电阻状态之间改变幅度的两到三个量级。在这种情况下,存储器单元MC的电流驱动能力也随着存储器单元MC的电阻的改变而改变。为了以高精度控制位线BL的电压,必须也响应该电流驱动能力的改变。

    然而,尽管能够施加恒定电压到适于箝位位线电压的箝位电阻器,但现有的控制电压生成电路不能够响应存储器单元MC的电流驱动能力的变化。

    为此,根据本实施例的参考电压生成电流22使用可变电阻器作为电阻器R1和R2,使得可以控制这些电阻器的电阻。这使得参考电压生成电路22例如可能响应存储器单元MC的电阻分量(电流驱动能力)的变化。

    即,如等式1和2所示,基于电阻器R1和R2的电阻确定位线BL的电压Vb。因此,可变电阻器用作电阻器R1和R2,使得可以控制这些电阻器的电阻,因此使得可能调整位线BL的电压Vb。

    结果,即使在存储器单元MC的电阻分量的变化的情况下,也可能通过以高精度调整位线BL的电压Vb来最小化数据损坏,如存储器单元MC中存储的数据的错误改变。

    要注意,可以只有电阻器R1和R2之一是可变电阻器,而另一个电阻器是固定电阻器。然而,使用可变电阻器作为电阻器R1和R2两者使得更容易调整位线BL的电压Vp,并且还使得可能以高精度调整电压Vp。

    要注意,与存储器单元MC相同的存储元件可以用作电阻器R1和R2。这允许位线BL的电压更响应,因此使得参考电压生成电路22更不受工艺变化的影响。例如,电阻改变存储器单元MC包括非易失性电阻改变元件和NMOS晶体管(选择晶体管)。然而,电阻改变元件的电阻关于跨越所述元件施加的电压不是线性的。为了经由位线BL施加给定电压到存储器单元MC,在现有的控制电压生成电路中已经使用如普通多晶硅电阻器的电阻元件。这些电阻元件具有线性偏置依赖性。然而,在存储器单元MC中使用的电阻器元件在工艺变化和电压依赖性上与控制电压生成电路中使用的那些不同,因此导致位线BL的电压的减少的可控性。为此,参考电压生成电路22使用与存储器单元MC中相同的存储元件作为电阻器R1和R2。例如,电阻改变存储器单元MC使用电阻改变元件作为电阻器R1和R2。这提供位线BL的电压的提高的可控性。

    [2.非易失性存储设备的特定配置]

    接着,将参考附图给出根据本实施例的非易失性存储设备的配置的描述。图2是图示根据本实施例的非易失性存储设备的配置的图。

    图2所示的非易失性存储设备10包括例如多个字线驱动器电路11、解码器/控制电路12、存储器单元阵列13和写入缓冲器/感测放大器14。要注意,存储器单元阵列13包括多个存储器块BKL。

    这里,为了描述的简化,只示出一个字线驱动器(其包括NAND电路和反相器电路)和一个存储器块BKL。然而,实际上可以存在为预定数量的字线WL(WL1、WL2等)提供的预定数量的存储器块。要注意,相同行中的存储器单元MC(MC-11、MC-12等)连接到字线WL之一。

    解码器/控制电路12包括预解码器、内部时序控制电路和其它组件以解码输入的地址数据,并且例如基于外部时钟ECK生成内部时钟信号和控制信号。

    解码器不仅包括行地址解码器,还包括列地址解码器。列地址解码器基于输入的地址数据选择列地址。

    另一方面,给控制电路提供外部控制信号和外部时钟ECK用于操作。例如,控制电路解码写入或读取使能信号,将解码的信号提供到预解码器和字线驱动器电路11,以便允许地址信号的解码并激活或停用字线WL。此外,控制电路生成时钟,输出写入使能信号到写入缓冲器/感测放大器14以控制写入时序,并且输出读取使能信号到写入缓冲器/感测放大器14以控制读取时序。此外,控制电路输出感测放大器使能信号到适于放大位线BL中的数据的感测放大器21。此外,控制电路输出用于控制从列解码器输出的列地址的时序信号。

    预解码器选择字线驱动器电路11之一,使得从解码器/控制电路12输出的时钟和其它信号提供到选择的字线驱动器电路11。在选择的字线驱动器电路11所属的块中,如果解码器是例如3位宽,则将高电平电压提供到8条字线WL之一以激活该字线。同时,将低电平电压提供到其它字线WL以停用这些字线。

    存储器单元阵列13包括按照矩阵形式安排的多个存储器单元MC-11到MC-mn。每条字线WL连接到相同行中的存储器单元MC。每条位线BL连接到相同列中的存储器单元MC。例如,存储器单元MC-11到MC-m1连接到相同字线WL1,并且存储器单元MC-11到MC-1n连接到相同位线BL1。当在电阻改变非易失性存储设备中使用时,这些存储器单元MC每个具有电阻改变元件。

    在数据写入期间,给写入缓冲器/感测放大器14提供写入使能信号、列选择信号、输入数据Data和其它信号。当通过列选择信号选择位线BL之一时,经由写入缓冲器电路将数据写到存储器单元MC。此外,在数据读取期间,写入缓冲器/感测放大器14放大从选择的存储器单元MC输出到位线BL的数据,并且经由其输出缓冲器输出数据。

    [3.数据读取电路的特定配置]

    接着,将参考附图给出根据本实施例的非易失性存储设备10中的数据读取电路的具体示例的描述。图3是图示根据本实施例的非易失性存储设备10中的数据读取电路的配置的图。

    如图3所示,数据读取电路包括控制电压生成电路30、感测放大器45、箝位晶体管QN21和QN22、列选择晶体管QN23和QN24以及其它组件??刂频缪股傻缏?0包括参考电压生成电路31和电压转换电路32。数据读取电路还不仅包括参考单元RC,而且包括箝位晶体管QN31和QN32以及列选择晶体管QN33和QN34,使得参考单元RC具有比得上存储器单元MC的数据读取路径的数据读取路径。

    参考电压生成电路31具有使用CMOS工艺的频带间隙参考电路(未示出),并且基于从频带间隙参考电路输出的低电压和高精度的频带间隙参考电压Vbg生成参考电压Vref。

    参考电压生成电路包括运算放大器OP10、NMOS晶体管QN10和电阻器R11到R13,并且可以基于频带间隙参考电压Vbg输出在电压电平上不同的两个电压Vref1和Vref2。

    更具体地,将频带间隙参考电压Vbg提供到运算放大器OP10的反相输入端,并且NMOS晶体管QN10的源极连接到所述放大器OP10的非反相输入端。此外,将源电压Vdd提供到NMOS晶体管QN10的漏极,并且所述晶体管QN10的栅极连接到运算放大器OP10的输出端。结果,执行反馈控制,使得NMOS晶体管QN10的源电压变得等于频带间隙参考电压Vbg。

    此外,电阻器R11到R13串联连接在NMOS晶体管QN10的源极和地之间??梢源拥缱杵鱎11和R12之间的连接节点输出作为参考电压Vref的第一参考电压Vref1,并且可以从电阻器R12和R13之间的连接节点输出作为参考电压Vref的第二参考电压Vref2。参考电压Vref(第一和第二参考电压Vref1和Vref2)不依赖于源电压Vdd或温度的变化。参考电压生成电路31具有开关SW11,适于选择要输出第一和第二参考电压Vref1和Vref2的哪一个作为参考电压Vref??豐W11由写入缓冲器/感测放大器14控制以选择与要施加到位线BL所需的电压电平相当的电压。

    电压转换电路32包括第一、第二和第三电压转换电路40、41和42。第一电压转换电路40生成用于在从存储器单元MC的正常数据读取期间使用的控制电压Vcp1。第二电压转换电路41生成控制电压Vcp2,适于在数据写入存储器单元MC后验证数据是否已经适当地写到存储器单元MC。另一方面,第三电压转换电路42生成控制电压Vcp3,适于在通过重写擦除数据后验证是否已经从存储器单元MC适当地擦除数据。第一、第二和第三电压转换电路40、41和42以相同方式配置,并且在下面给出的描述中将省略第二和第三电压转换电路41和42的描述。

    第一电压转换电路40包括第一和第二调节器部分43和44(441到44m)。提供多个第二调节器部分44,每条位线BL使用一个第二调节器部分44。

    第一调节器部分43包括运算放大器OP11、电阻器R21、PMOS晶体管QP11、多个PMOS晶体管QP12(QP121到QP12m)和MOS电容器C11。提供PMOS晶体管QP12,每个第二调节器部分44使用一个PMOS晶体管QP12。

    参考电压Vref从参考电压生成电路31提供到运算放大器OP11的反相输入端,并且所述放大器OP11的非反相输入端连接到节点N11。节点N11是PMOS晶体管QP11的漏极和电阻器R21的一端之间的连接点。此外,PMOS晶体管QP11的栅极连接到运算放大器OP11的输出端。该配置允许执行反馈控制,使得节点N11的电压变为等于参考电压Vref。要注意,在运算放大器OP11的输出端和节点N11之间提供MOS电容器C11用于稳定的反馈控制。此外,将源电压Vdd提供到PMOS晶体管QP11的源极,并且电阻器R21的另一端连接到地。

    运算放大器OP11的输出端连接到多个PMOS晶体管QP121到QP12m的栅极。PMOS晶体管QP121到QP12m的每个与PMOS晶体管QP11形成电流镜。这允许与电阻器R21的电阻相当的电流流过PMOS晶体管QP121到QP12m的每个。这里,PMOS晶体管QP11和QP121到QP12m大小相等,使得相同电流流过PMOS晶体管QP11和QP121到QP12m的全部。此时,通过电阻器R21的电阻和参考电压Vref确定流过PMOS晶体管QP121到QP12m的电流。要注意,这些晶体管不必大小相等。即,PMOS晶体管QP11与PMOS晶体管QP121到QP12m的每个的大小比可以是1∶k(其中k不同于1)。在该情况下,通过电阻器R21的电阻、晶体管大小比(1∶k)和参考电压Vref确定流过PMOS晶体管QP121到QP12m的每个的电流。

    如上所述,第一调节器部分43将与电阻器R21的电阻和参考电压Vref相当的电流提供到第二调节器部分44的每个。

    第二调节器部分44的每个包括NMOS晶体管QN11到QN15、恒流源I11和I12、开关SW12和MOS电容器C12和C13。

    从第一调节器部分43提供的电流流入在第二调节器部分44的每个的输入和地之间串联连接的NMOS晶体管QN11、QN14和QN15以及电阻器R22。

    提供NMOS晶体管QN14和QN15以通过稍后将描述的列选择晶体管QN23和QN24抵消在感测放大器45和位线BL之间生成的电压。NMOS晶体管QN14和QN15在大小上等于列选择晶体管QN23和QN24。要注意,同样对于列选择晶体管QN33和QN34也成立。NMOS晶体管QN14和QN15随同列选择晶体管QN23、QN24、QN33和QN34,在从存储器单元MC读取数据期间导通。

    另一方面,NMOS晶体管QN11的漏极和栅极经由NMOS晶体管QN12的栅极和源极连接在一起。这些NMOS晶体管QN11和QN12通过箝位晶体管QN21和QN22抵消在感测放大器45和位线BL之间生成的电压。

    在第二调节器部分44的每个中提供的NMOS晶体管QN13、开关SW12和恒流源I12设计为调整生成的控制电压Vcp1。如果基于第二参考电压Vref2而不是第一参考电压Vref1生成从第一调节器部分43提供的电流,则通过未示出的控制电流接通开关SW12。这将NMOS晶体管QN13的源极和恒流源I12连接到NMOS晶体管QN11的栅极,因此允许调整生成的控制电压Vcp1。

    从电压转换电路32的第二调节器部分44的每个输出的控制电压Vcp1连接到箝位晶体管QN21、QN22、QN31和QN32的栅极。

    感测放大器45的非反相输入端经由箝位晶体管QN21和QN22以及列选择晶体管QN23和QN24连接到位线BL。该端经由位线BL接收从连接到所述位线BL的存储器单元MC读取的信号。

    另一方面,感测放大器45的反相输入端经由箝位晶体管QN31和QN32以及列选择晶体管QN33和QN34连接到参考单元RC。该端接收与由参考单元RC生成的电压相当的电压。

    在如上所述配置的电压转换电路32中,NMOS晶体管QN11到QN15以这样的方式抵消箝位晶体管QN21和QN22(QN31和QN32)的阈值电压的变化,以便不影响由感测放大器的输入端检测到的电压。类似地,电压转换电路32以这样的方式抵消列选择晶体管QN23和QN24(QN33和QN34)的阈值电压的变化,以便不影响由感测放大器的输入端检测到的电压。当从存储器单元MC读取数据时,足够低于源电压的非常小的电压施加到位线BL。最小化箝位晶体管QN21和QN22以及列选择晶体管QN23和QN24的能力变化的影响提供高精度控制。这防止由于扰动导致的数据损坏。要注意,尽管未图示,感测放大器45以与图5所示的现有感测放大器52相同的方式配置。

    要注意,根据实现的读取控制的性质切换开关SW13。存在三种类型的读取控制,即,正常读取、写入验证和擦除验证。正常读取是适于从存储器单元MC读取数据的正常读取操作。写入验证是在数据写入后执行的数据读取操作,以验证是否已经将数据适当地写到存储器单元MC。擦除验证是在通过重写的数据擦除后执行的数据读取操作,以验证是否已经从存储器单元MC适当地擦除数据??豐W13选择第一电压转换电路40的控制电压Vcp1用于正常读取,选择第二电压转换电路41的控制电压Vcp2用于写入验证,并且选择第三电压转换电路42的控制电压Vcp3用于擦除验证。

    这里,电阻器R21和R22是可变电阻器。通过使用具有可控电阻的电阻器R21和22,可能响应存储器单元MC的电阻分量(电流驱动能力)的变化。

    电阻器21和R22每个可以由多个MOS晶体管构成。图4图示由MOS晶体管构成的可变电阻器的具体示例。

    如图4所示,该可变电阻器包括可变电阻器部分46和电阻器选择开关部分47??杀涞缱杵?6包括串联连接的NMOS晶体管QN41到QN46。电阻器选择开关部分47包括可以分别短路(short?out)NMOS晶体管QN41到QN46的NMOS晶体管QN71到QN76。

    配置可变电阻器部分46使得NMOS晶体管QN41到QN46在大小上分别为1倍、2倍、4倍等直到32倍,并且给定电压施加到NMOS晶体管QN41到QN46的栅极。

    NMOS晶体管QN71到QN76分别由修整信号TRMI(0)到TRIM(5)控制,以选择性地短路这些NMOS晶体管QN41到QN46。因为如上所述通过6位修整信号控制可变电阻部分46的电阻,所以64种可能的电阻可用于选择。

    这提供电阻器R21和R22的电阻可以改变的非??淼姆段?。这种非??淼姆段Ф杂诖拥缱韪谋浞且资源娲⑸璞傅亩寥〔僮鞣浅S行?,该电阻改变非易失性存储设备的存储器设备经历幅度的两到三个量级的电阻改变。

    要注意,该可变电阻器具有选择晶体管QN61和QN62。这些晶体管QN61和QN62每个通过选择控制信号控制为导通或截止。当选择晶体管QN61和QN62都截止时,没有电流流过NMOS晶体管QN41到QN46。因此,当不读取数据时使得选择晶体管QN61和QN62保持截止有助于功率节省。

    另一方面,不同于NMOS晶体管QN41到QN46,与用于存储器单元MC的设备相同的设备可用于可变电阻器部分46。这允许位线BL的电压更响应,因此最小化工艺变化的影响。

    [4.数据读取电流的另一配置]

    接着,将参考附图给出根据本实施例的非易失性存储设备中的数据读取电路的另一示例的描述。根据本具体示例的数据读取电路设计为控制施加到位线的电压而不使用任何反馈运算放大器。图5是图示根据本实施例的数据读取电路的配置的简化图。图6是图示根据本发明的另一具体示例的数据读取电路的配置的简化图。

    根据本实施例的数据读取电路(参考图3)可以简化为如图5所示的电路。即,当与图3所示的数据读取电路相比时,图5所示的数据读取电路没有参考电压生成电路31中的开关SW11、第一调节器部分43中的MOS电容器C11和第二调节器部分44中的MOS电容器C12、NMOS晶体管QN12、开关SW12和恒流源I12。

    与上述数据读取电路(参考图5)相反,根据本具体示例的数据读取电路包括如图6所示的参考电压生成电路53、调节器电路54和其它组件。

    参考电压生成电路53是上述参考电压生成电路31和第一调节器部分43的集成,以便提供与控制电压生成电路30相同的能力。所述电路53基于从使用CMOS工艺的频带间隙参考电路(未示出)输出的低电压和高精度频带间隙参考电压Vbg生成参考电压Vref。

    参考电压生成电路53包括如图6所示的NMOS晶体管QN30、PMOS晶体管QP31和QP32以及电阻器R21。PMOS晶体管QP31使其源极经由开关SW41连接到源电压Vdd,并使其漏极连接到NMOS晶体管QN30的漏极。另一方面,NMOS晶体管QN30使其栅极经由开关SW11连接到频带间隙参考电路(未示出),并且使其源极连接到电阻器R21的一端。电阻器R21的另一端经由开关SW42连接到地。MOS电容器C14连接在NMOS晶体管QN30的栅极和开关SW11之间。

    PMOS晶体管QP32使其源极经由开关SW43连接到源电压Vdd,并使其漏极连接到构成稍后将描述的调节器电路54的NMOS晶体管QN12的栅极。此外,PMOS晶体管QP32使其栅极连接到PMOS晶体管QP31的栅极。结果,PMOS晶体管QP31和QP32形成电流镜。

    另一方面,调节器电路54包括NMOS晶体管QN11、QN12、QN14、QN15和QN31、MOS电容器C12和C13以及电阻器R22。NMOS晶体管QN11使其漏极电路到构成参考电压生成电路53的PMOS晶体管QP32的漏极,并且使其源极连接到NMOS晶体管QN14的漏极。此外,NMOS晶体管QN14使其源极连接到NMOS晶体管QN15的漏极,该NMOS晶体管的源极连接电阻器R22的一端。此外,电阻器R22的另一端经由开关SW44连接到地。

    NMOS晶体管QN12使其漏极经由开关SW45连接到源电压Vdd。此外,所述晶体管QN12使其源极连接到NMOS晶体管QN11的栅极和NMOS晶体管QN31的漏极。此外,控制电压Vcp0从NMOS晶体管QN12的源极输出。此外,NMOS晶体管QN12使其源极经由开关SW46连接到MOS电容器C13。

    NMOS晶体管QN31使其源极经由开关SW47连接到地,并且使其栅极连接在NMOS晶体管QN30和MOS电容器C14之间。

    在如上所述配置的数据读取电路中,当将频带间隙参考电压Vbg施加到构成参考电压生成电路53的NMOS晶体管QN30的栅极时,通过频带间隙参考电压Vbg、NMOS晶体管QN30的阈值和电阻器R21确定节点N31的电势。

    即,流过电阻器R21的电流Iref(参考电流)可以由下面的等式表示,其中Vth1是NMOS晶体管QN30的阈值:

    Iref=(Vbg-Vth1)/R21

    结果,电流Iref等于流过PMOS晶体管QP31的电流。

    在形成电流镜电路的PMOS晶体管QP31和QP32中,流过PMOS晶体管QP31的电流复制到PMOS晶体管QP32。

    这里,在PMOS晶体管QP31和QP32之间的电流流动比由两个晶体管QP31和QP32之间的能力比确定。这里假设能力由晶体管栅极宽度确定,并且PMOS晶体管QP31的栅极宽度用W31表示,并且PMOS晶体管QP32的栅极宽度用W32表示。

    即,流过电阻器R22的电流可以用下面的等式表示:

    (Vbg-Vth1)/R21×W32/W31

    因此,在节点N32出现的电压可以用下面的等式表示:

    (Vbg-Vth1)×R22/R21×W32/W31

    然后,在Vcp0出现的电压可以用下面的等式表示,其中Vth2是NMOS晶体管QN11的阈值:

    Vcp0=(Vbg-Vth1)×R22/R21×W32/W31+Vth2

    Vcp0=Vcp1(当Φ3导通时)

    如上所述,在Vcp1的电压可以通过调整给定栅极宽度W32和W31的能力来调整,因此使得可能控制位线BL的电势VBL(参考图3)。结果,可以配置低功耗系统而不用使用运算放大器OP10和OP11。

    接着,将给出用于改变PMOS晶体管QP31的栅极宽度W31和PMOS晶体管QP32的栅极宽度W32的能力的方式的示例的描述。图7是图示改变具有栅极宽度W32的PMOS晶体管QP32的能力的方式的图。图8是图示改变具有栅极宽度W31的PMOS晶体管QP31的能力的方式的图。

    作为用于改变栅极宽度W31和W32的能力的方式的示例,例如,可以提供并列连接的多个PMOS晶体管QP321到QP32m作为构成电流镜电路的PMOS晶体管QP32,如图7所示。分别在PMOS晶体管QP321到QP32m的源极和开关SW43之间提供开关SW51到SW5m,使得PMOS晶体管QP321到QP32m可以相互独立地的操作。

    在图7所示的示例中,将解码信号施加到开关SW51到SW5m中的期望的一个,以改变PMOS晶体管QP321到QP32m为被操作,因此调整栅极宽度W31和W32。这改变栅极宽度W32的能力。

    作为用于改变栅极宽度W31和W32的能力的方式的另一示例,例如,可以提供并列连接的多个PMOS晶体管QP321到QP32m作为构成电流镜电路的PMOS晶体管QP31,如图8所示。分别在PMOS晶体管QP321到QP32m的源极和开关SW41之间提供开关SW61到SW6m,使得PMOS晶体管QP321到QP32m可以相互独立地的操作。这改变栅极宽度W31的能力。

    在图8所示的示例中,将解码信号施加到开关SW61到SW6m中的期望的一个,以改变PMOS晶体管QP321到QP32m为被操作,因此调整栅极宽度W31和W32。

    要注意,在图7和8所示的示例中,尽管在PMOS晶体管QP31或QP32中提供切换电路,但是本发明不限于此。替代地,可以在PMOS晶体管QP31和QP32两者中提供切换电路。另一方面,为了改变栅极宽度W31和W32的能力,可以利用解码信号只选择PMOS晶体管之一或其多个。

    在图3所示的方法中,数据读取电路必须一直接通以控制VBL电势。另一方面,在根据本具体示例的方法中,为Φ1到Φ3提供开关SW,使得数据读取电路可以间歇地操作。当数据读取电路关闭时,在Vcp0的电势由MOS电容器C13保持用于用作在Vcp1的电势,因此与电路一直保持导通的情况下的操作相比,有助于减少功耗。

    接着将给出根据本具体示例的数据读取电路的间歇操作的描述。图9是描述根据本具体示例的数据读取电路的间歇操作的图。在图9中,当开关SW为高时,Φ1到Φ3导通,并且当开关SW为低时,Φ1到Φ3截止。

    如图9所示,在时段t0期间Vcp1稳定,并且Φ3下拉到低电平以断开Vcp1,使得在Vcp1的电势通过MOS电容器C13保持。

    接着,Φ2下拉到低电平以使得参考电压生成电路53和调节器电路54进入浮置状态,因此移除操作电流。

    接着,Φ1下拉到低电平以使得MOS电容器C14保持频带间歇参考电压Vbg的电势。该操作假设参考电压电路的间歇操作以确保参考电压电路的操作中的低功耗。然而,如果参考电压电路一直接通或者Vbg一直保持,即,如果参考电压电路执行采样和保持操作,则不要求用于Φ1的开关SW。

    在t1时段(长)期间,Vcp1的电势由MOS电容器C13的电容保持。因为用于Φ1的开关SW的存在,所以提供频带间隙参考电压Vbg的参考电压电路可以一直接通,或者可以断开用于减少功耗。

    在时段t2期间,用于Φ1的开关SW上拉到高电平,以将频带间隙参考电压Vbg传送到参考电压生成电路53的NMOS晶体管QN30和QN31。接着,将Φ2上拉到高电平以使能参考电压生成电路53和调节器电路54,并且使得Vcp0成为设置电压。

    然后,将Φ3上拉到高电平以将Vcp0和Vcp1连接在一起并重新激活Vcp1。当Vcp1的再充电完成时,按照Φ3、Φ2和Φ1的顺序将它们下拉到低电平,以进行时段t1期间的操作。操作周期从t1到t2、到t1等重复。这允许参考电压生成电路53和调节器电路54间歇操作,因此与两个电路一直保持接通的情况下的操作相比,有助于减少功耗。

    如上所述,Φ1信号假设参考电压电路也间歇操作用于减少的功耗。然而,如果参考电压电路总是接通或者频带间隙参考电压Vbg总是保持,即,如果参考电压电路执行采样和保持操作,则不要求用于Φ1的开关SW。

    如上所述,根据本具体示例的数据读取电路可以从频带间歇参考电压Vbg和NMOS晶体管生成参考电压Vref,而不使用任何反馈运算放大器。这使得可能控制施加到位线的电压并允许电路的简化。

    此外,利用PMOS大小调整反馈电流,因此使得可能调整偏置电压。

    此外,提供采样/保持电路用于间歇操作,因此允许操作中的低功耗。

    尽管已经参考若干附图详细描述了本发明的优选实施例,但是在此已经描述的仅仅是说明性的。应该理解,基于本领域技术人员的知识,可以按照对其进行各种修改和改进的其它模式执行本发明。

    本申请包含涉及于2010年11月22日向日本专利局提交的日本优先权专利申请JP?2010-259714、以及2010年3月11日向日本专利局提交的日本优先权专利申请JP?2010-054199中公开的主题内容,在此通过引用并入其全部内容。

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