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    重庆时时彩线下门店: 半导体器件的制造方法和半导体器件.pdf

    关 键 词:
    半导体器件 制造 方法
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    摘要
    申请专利号:

    CN201110035458.7

    申请日:

    2011.02.01

    公开号:

    CN102194757A

    公开日:

    2011.09.21

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 专利权人的姓名或者名称、地址的变更IPC(主分类):H01L 21/8244变更事项:专利权人变更前:瑞萨电子株式会社变更后:瑞萨电子株式会社变更事项:地址变更前:日本神奈川县变更后:日本东京都|||授权|||实质审查的生效IPC(主分类):H01L 21/8244申请日:20110201|||公开
    IPC分类号: H01L21/8244; H01L27/11; G11C11/412 主分类号: H01L21/8244
    申请人: 瑞萨电子株式会社
    发明人: 新居浩二; 五十岚元繁
    地址: 日本神奈川县
    优先权: 2010.02.05 JP 2010-024513
    专利代理机构: 北京市金杜律师事务所 11256 代理人: 王茂华
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    法律状态
    申请(专利)号:

    CN201110035458.7

    授权公告号:

    |||102194757B||||||

    法律状态公告日:

    2017.12.15|||2014.07.16|||2012.08.29|||2011.09.21

    法律状态类型:

    专利权人的姓名或者名称、地址的变更|||授权|||实质审查的生效|||公开

    摘要

    本发明提供了一种半导体器件的制造方法,该方法实现了减少注入掩膜,本发明还提供了这样一种半导体器件。通过使用抗蚀剂掩膜和另一个抗蚀剂掩膜作为所述注入掩膜向NMOS区注入硼,形成了充当存取晶体管和驱动晶体管的晕区的p型杂质区?;雇ü褂昧硪桓隹故醇裂谀ぷ魑⑷胙谀は騊MOS区注入磷或砷,形成了充当负载晶体管的晕区的n型杂质区。

    权利要求书

    1.一种具有静态随机存取存储器的半导体器件的制造方法,包括如下步骤:在半导体衬底的主表面中形成隔离绝缘薄膜以限定待形成第一导电类型的晶体管的第一元件形成区和待形成第二导电类型的晶体管的第二元件形成区中的每一个;在所述第一元件形成区中形成包括第一栅极结构和第二栅极结构的栅极结构,所述第一栅极结构布置于彼此间隔开的第一区域和第二区域之间的区域之上,所述第二栅极结构布置于所述第二区域和与所述第二区域间隔开的第三区域之间的区域之上;形成第一注入掩膜,所述第一注入掩膜具有第一开口,所述第一开口露出所述第一栅极结构的面向所述第二区域的第一侧表面并露出从所述第一侧表面延伸至所述第二区域的与所述第一侧表面间隔开预定距离的部分的区域,并且所述第一注入掩膜覆盖所述第一栅极结构的面向所述第一区域的第二侧表面、所述第一区域和所述第二元件形成区;通过所述第一注入掩膜经由所述第一开口以与垂直于所述半导体衬底的主表面的方向相倾斜的角度注入第一杂质;移除所述第一注入掩膜;形成第二注入掩膜,所述第二注入掩膜具有第二开口,所述第二开口露出所述第一栅极结构、所述第二栅极结构、所述第一区域、所述第二区域以及所述第三区域,并且所述第二注入掩膜覆盖所述第二元件形成区;通过所述第二注入掩膜经由所述第二开口以与垂直于所述半导体衬底的主表面的方向相倾斜的角度注入具有第二导电类型的第二杂质;移除所述第二注入掩膜;以及形成电耦合至所述第一区域的位线,并形成布线,所述布线将所述第二元件形成区的充当具有所述第二导电类型的晶体管的源电极或漏电极的区域电耦合至所述第二区域,所述布线充当存储节点。2.根据权利要求1的半导体器件的制造方法,其中,在形成所述第一注入掩膜的步骤中,所述第一开口露出从所述第一栅电极的第一侧表面延伸至所述第二栅极结构的位于靠近所述第二区域的第三侧表面的区域。3.根据权利要求1的半导体器件的制造方法,其中,在形成所述第一注入掩膜的步骤中,所述第一开口露出从所述第一栅极结构的第一侧表面延伸至所述第二栅极结构的面向所述第二区域的第三侧表面的区域,并且所述第一开口露出从所述第二栅极结构的面向所述第三区域的第四侧表面延伸至所述第三区域的与所述第四侧表面间隔开预定距离的部分的区域。4.根据权利要求3的半导体器件的制造方法,其中,形成所述栅极结构的步骤包括如下步骤:在所述第一元件形成区中,形成第三栅极结构和第四栅极结构,所述第三栅极结构布置于位于所述第三区域和与所述第三区域间隔开的第四区域之间的区域之上,所述第四栅极结构布置于位于所述第四区域和与所述第四区域间隔开的第五区域之间的区域之上,其中,在形成所述第一注入掩膜的步骤中,所述第一注入掩膜形成为使得所述第一开口露出从所述第一栅极结构的第一侧表面延伸至所述第四栅极结构的面向所述第四区域的第五侧表面的区域,并且所述第一注入掩膜覆盖所述第四栅极结构的面向所述第五区域的第六侧表面,以及其中,在形成所述第二注入掩膜的步骤中,形成所述第二注入掩膜以露出所述第三栅极结构、所述第四栅极结构、所述第四区域和所述第五区域。5.根据权利要求4的半导体器件的制造方法,所述方法还包括如下步骤:通过所述第一注入掩膜向所述第一区域至所述第五区域中的每一个注入具有所述第一导电类型的第三杂质。6.根据权利要求4的半导体器件的制造方法,所述方法还包括如下步骤:在移除所述第一注入掩膜的步骤和移除所述第二注入掩膜的步骤之后,在所述第一栅极结构至所述第四栅极结构中的每一个之上形成侧壁间隔体;以及在形成所述侧壁间隔体的步骤之后,向所述第一区域至所述第五区域中的每一个中注入具有所述第一导电类型的第四杂质。7.根据权利要求2的半导体器件的制造方法,其中,在形成所述第一注入掩膜的步骤中,形成所述第一注入掩膜以覆盖所述第二栅极结构的第四侧表面并覆盖所述第三区域。8.根据权利要求7的半导体器件的制造方法,所述方法还包括如下步骤:通过所述第一注入掩膜向所述第一区域、第二区域和所述第三区域中的每一个中注入具有所述第一导电类型的第三杂质。9.根据权利要求7的半导体器件的制造方法,所述方法还包括如下步骤:在移除所述第一注入掩膜的步骤和移除所述第二注入掩膜的步骤之后,在所述第一栅极结构和所述第二栅极结构中的每一个之上形成侧壁间隔体;以及在形成所述侧壁间隔体的步骤之后,向所述第一区域、所述第二区域和所述第三区域中的每一个中注入具有所述第一导电类型的第四杂质。10.根据权利要求1的半导体器件的制造方法,其中,在所述第一注入步骤中,碳作为第一杂质被注入。11.根据权利要求10的半导体器件的制造方法,其中,在所述第一注入步骤中,通过所述第一注入掩膜还注入具有所述第二导电类型的杂质。12.根据权利要求1的半导体器件的制造方法,其中,在所述第一注入步骤中,具有所述第二导电类型的杂质作为所述第一杂质被注入。13.一种具有静态随机存取存储器的半导体器件的制造方法,所述静态随机存取存储器包括设置为矩阵形式的多个存储器单元,所述矩阵具有多行和多列,所述方法包括如下步骤:在半导体衬底的主表面中形成隔离绝缘薄膜以限定多个元件形成区,单个的所述存储器单元包括的均具有第一导电类型的晶体管待形成于所述元件形成区;在每个所述元件形成区中形成栅极结构,所述栅极结构均布置于位于彼此间隔开的第一区域和第二区域之间的区域之上,并且所述栅极结构包括第一栅极结构,所述第一栅极结构均在相同方向上延伸;在每个所述元件形成区中以与垂直于所述半导体衬底的主表面的方向相倾斜的角度从第一方向和第二方向中的每一个方向上注入预定的第一杂质,所述第一方向和所述第二方向与所述第一栅极结构的延伸方向正交;以及对于每个多行,形成位线,所述位线电耦合至沿所述多行之一设置的每个元件形成区中的所述第一区域,并在所述元件形成区中的每一个中形成布线以充当每个所述存储器单元的存储节点,所述布线电耦合至所述第二区域,其中,当在平面图中观察所述半导体衬底的主表面时,每个所述元件形成区中从所述第一区域朝所述第二区域延伸的方向相同,以及其中,在所述注入步骤中,将从所述第一方向上注入的所述第一杂质的量与从所述第二方向上注入的所述第一杂质的量设置为不同,使得在所述第二区域中注入的所述第一杂质的量高于在所述第一区域中注入的所述第一杂质的量。14.一种具有静态随机存取存储器的半导体器件的制造方法,所述静态随机存取存储器包括设置为矩阵形式的多个存储器单元,所述矩阵具有多行和多列,所述方法包括如下步骤:在半导体衬底的主表面中形成隔离绝缘薄膜以限定多个元件形成区,单个的存储器单元包括的均具有第一导电类型的晶体管待形成于所述元件形成区;在每个元件形成区中形成栅极结构,每个栅极结构布置于位于彼此间隔开的第一区域和第二区域之间的区域之上,所述栅极结构包括均在相同方向上延伸的第一栅极结构;在每个所述元件形成区中以与垂直于所述半导体衬底的主表面的方向相倾斜的角度从第一方向和第二方向中的每一个方向上注入预定的第一杂质,所述第一方向和所述第二方向与所述第一栅极结构的延伸方向正交;以及对于每个多行,形成位线,所述位线电耦合至沿所述多行之一设置的每个元件形成区中的所述第一区域,并在所述元件形成区中的每一个中形成布线以充当每个所述存储器单元的存储节点,所述布线电耦合至所述第二区域,其中,当在平面图中观察所述半导体衬底的主表面时,在每个所述元件形成区中从所述第一区域朝所述第二区域延伸的方向相同,其中,在所述注入步骤中,当在平面图中观察所述半导体衬底的主表面时,所述第一方向与从所述第一区域朝所述第二区域延伸的方向相匹配,所述第二方向与从所述第二区域朝所述第一区域延伸的方向相匹配,以及其中,将从所述第二方向上执行所述注入时的所述倾斜的角度设置为大于从所述第一方向上执行所述注入时的角度。15.一种具有静态随机存取存储器的半导体器件的制造方法,所述方法包括如下步骤:在半导体衬底的主表面中形成隔离绝缘薄膜以限定待形成的第一导电类型的晶体管的第一元件形成区和待形成的第二导电类型的晶体管的第二元件形成区中的每一个;在所述第一元件形成区中形成包括第一栅极结构和第二栅极结构的栅极结构,所述第一栅极结构布置于彼此间隔开的第一区域和第二区域之间的区域之上,所述第二栅极结构布置于所述第二区域和与所述第二区域间隔开的第三区域之间的区域之上;形成注入掩膜,所述注入掩膜具有露出所述第一元件形成区的开口并覆盖所述第二元件形成区;通过所述注入掩膜经由所述开口以与垂直于所述半导体衬底的主表面的方向相倾斜的角度注入第一杂质;移除所述注入掩膜;以及形成位线并形成布线,所述位线电耦合至所述第一区域,所述布线将所述第二元件形成区的充当具有所述第二导电类型的晶体管的源电极或漏电极的区域电耦合至所述第二区域以充当存储节点;其中,在形成所述栅极结构的步骤中,形成所述第一栅极结构以具有面向所述第一区域的第一侧表面和面向所述第二区域的第二侧表面,使得当在平面图中观察所述半导体衬底的主表面时,在所述第一栅极结构的重叠所述第一元件形成区的部分中,所述第一栅极结构的在与所述第一栅极结构延伸的方向正交的方向上的宽度随着在所述第一栅极结构的延伸方向上的前进而有所变化。16.根据权利要求15的半导体器件的制造方法,所述方法还包括如下步骤:制备具有布线图案的光刻掩膜版,所述布线图案在所述第一方向上延伸,用于图案化布线,其中,形成所述栅极结构的步骤包括如下步骤:执行通过所述光刻掩膜版的曝光工艺以将所述布线图案转移至形成于所述半导体衬底之上的光致抗蚀剂;以及使用转移至所述光致抗蚀剂的布线图案以图案化所述第一栅极结构的重叠所述第一元件形成区的部分的形状,以及其中,当在平面图中观察所述半导体衬底的主表面时,所述光刻掩膜版的布线图案具有在第一方向上延伸的直线的第一侧边、与所述第一侧边平行的直线的第二侧边以及与所述第一侧边平行的直线的第三侧边,并且将在第二方向上的所述第一侧边和所述第二侧边之间的距离设置为大于在第二方向上的所述第一侧边和所述第三侧边之间的距离,所述第二方向垂直于所述第一方向。17.一种具有静态随机存取存储器的半导体器件,包括:第一存储节点和第二存储节点,所述第一存储节点和所述第二存储节点均用于在其中存储数据;第一位线和第二位线,所述第一位线和所述第二位线均用于执行数据输入和数据输出;第一存取晶体管,所述第一存取晶体管耦合于所述第一存储节点和所述第一位线之间;第二存取晶体管,所述第二存取晶体管耦合于所述第二存储节点和所述第二位线之间;第一驱动晶体管,所述第一驱动晶体管耦合于所述第一存储节点和地线之间;以及第二驱动晶体管,所述第二驱动晶体管耦合于所述第二存储节点和所述地线之间,其中所述第一存取晶体管和所述第二存取晶体管中的每一个包括:在预定的方向上延伸的存取栅电极;第一源区或漏区,所述第一源区或漏区耦合至对应的所述第一位线或对应的所述第二位线,并具有第一导电类型的杂质;第二源区或漏区,所述第二源区或漏区耦合至对应的所述第一存储节点或对应的所述第二存储节点,并具有第一导电类型的杂质;第一晕区,所述第一晕区在所述存取栅电极正下方的区域中并且相邻于所述第一源区或漏区,并且具有与所述第一导电类型不同的第二导电类型的杂质;以及第二晕区,所述第二晕区在所述存取栅电极正下方的区域中并且相邻于所述第二源区或漏区,并且具有第二导电类型的杂质,所述第二晕区中的第二导电类型杂质的杂质浓度高于所述第一晕区中的杂质浓度;以及其中,所述第一驱动晶体管和所述第二驱动晶体管中的每一个包括:第三源区或漏区,所述第三源区或漏区耦合至对应的第一存储节点或对应的第二存储节点,并具有第一导电类型的杂质;第四源区或漏区,所述第四源区或漏区耦合至所述地线,并具有第一导电类型的杂质;第三晕区,所述第三晕区在所述存取栅电极正下方的区域中并且相邻于所述第三源区或漏区,并具有第二导电类型的杂质,所述第三晕区中的第二导电类型杂质的杂质浓度与所述第二晕区中的杂质浓度在相同的数量级上;以及第四晕区,所述第四晕区在所述存取栅电极正下方的区域中并且相邻于所述第四源区或漏区,并具有第二导电类型的杂质,所述第四晕区中的第二导电类型杂质的杂质浓度与所述第二晕区中的杂质浓度在相同的数量级上。18.一种具有静态随机存取存储器的半导体器件,包括:第一存储节点和第二存储节点,所述第一存储节点和所述第二存储节点均用于在其中存储数据;第一位线和第二位线,所述第一位线和所述第二位线均用于执行数据输入/数据输出操作;第一存取晶体管,所述第一存取晶体管耦合于所述第一存储节点和所述第一位线之间;第二存取晶体管,所述第二存取晶体管耦合于所述第二存储节点和所述第二位线之间;第一驱动晶体管,所述第一驱动晶体管耦合于所述第一存储节点和地线之间;以及第二驱动晶体管,所述第二驱动晶体管耦合于所述第二存储节点和所述地线之间,其中所述第一存取晶体管和所述第二存取晶体管中的每一个包括:在预定的方向上延伸的存取栅电极;第一源区或漏区,所述第一源区或漏区耦合至对应的所述第一位线或对应的所述第二位线,并具有第一导电类型的杂质;第二源区或漏区,所述第二源区或漏区耦合至对应的所述第一存储节点或对应的所述第二存储节点,并具有第一导电类型的杂质;第一晕区,所述第一晕区在所述存取栅电极正下方的区域中并且相邻于所述第一源区或漏区,并且具有第二导电类型的杂质;以及第二晕区,所述第二晕区在所述存取栅电极正下方的区域中并且相邻于所述第二源区或漏区,并且具有第二导电类型的杂质,所述第二晕区中的第二导电类型杂质的杂质浓度高于所述第一晕区中的杂质浓度;以及其中,所述第一驱动晶体管和所述第二驱动晶体管中的每一个包括:第三源区或漏区,所述第三源区或漏区耦合至对应的第一存储节点或对应的第二存储节点,并具有第一导电类型的杂质;第四源区或漏区,所述第四源区或漏区耦合至所述地线,并具有第一导电类型的杂质;第三晕区,所述第三晕区在所述存取栅电极正下方的区域中并且相邻于所述第三源区或漏区,并具有第二导电类型的杂质,所述第三晕区中的第二导电类型杂质的杂质浓度与所述第二晕区中的杂质浓度在相同的数量级上;以及第四晕区,所述第四晕区在所述存取栅电极正下方的区域中并且相邻于所述第四源区或漏区,并具有第二导电类型的杂质,所述第四晕区中的第二导电类型杂质的杂质浓度与所述第一晕区中的杂质浓度在相同的数量级上。19.一种具有静态随机存取存储器的半导体器件,包括:第一存储节点和第二存储节点,所述第一存储节点和所述第二存储节点均用于在其中存储数据;第一位线和第二位线,所述第一位线和所述第二位线均用于执行数据输入/数据输出操作;第一存取晶体管,所述第一存取晶体管耦合于所述第一存储节点和所述第一位线之间;第二存取晶体管,所述第二存取晶体管耦合于所述第二存储节点和所述第二位线之间;第一驱动晶体管,所述第一驱动晶体管耦合于所述第一存储节点和地线之间;以及第二驱动晶体管,所述第二驱动晶体管耦合于所述第二存储节点和所述地线之间,其中所述第一存取晶体管和所述第二存取晶体管中的每一个包括:存取栅电极;第一源区或漏区,所述第一源区或漏区耦合至对应的所述第一位线或对应的所述第二位线,并具有第一导电类型的杂质;第二源区或漏区,所述第二源区或漏区耦合至对应的所述第一存储节点或对应的所述第二存储节点,并具有第一导电类型的杂质;第一晕区,所述第一晕区在所述存取栅电极正下方的区域中并且相邻于所述第一源区或漏区,并且具有与所述第一导电类型不同的第二导电类型的杂质;以及第二晕区,所述第二晕区在所述存取栅电极正下方的区域中并且相邻于所述第二源区或漏区,并且具有第二导电类型的杂质和碳。20.一种具有静态随机存取存储器的半导体器件,包括:第一存储节点和第二存储节点,所述第一存储节点和所述第二存储节点均用于在其中存储数据;第一位线和第二位线,所述第一位线和所述第二位线均用于执行数据输入/数据输出操作;第一存取晶体管,所述第一存取晶体管耦合于所述第一存储节点和所述第一位线之间;第二存取晶体管,所述第二存取晶体管耦合于所述第二存储节点和所述第二位线之间;其中所述第一存取晶体管和所述第二存取晶体管中的每一个包括:在预定的方向上延伸的存取栅电极;其中所述存取栅电极形成于半导体衬底的主表面上,并被布置为横贯元件形成区,所述元件形成区的外边缘由隔离绝缘薄膜限定,以及其中所述存取栅电极形成为当在平面图中观察所述半导体衬底的主表面时,在所述存取栅电极的重叠所述元件形成区的部分中,所述存取栅电极的在与所述存取栅电极的延伸方向正交的方向上的宽度随着在所述存取栅电极的延伸方向上的前进而有所变化。

    说明书

    半导体器件的制造方法和半导体器件

    相关专利申请的交叉引用

    2010年2月5日提交的申请号为2010-24513的日本专利申请的公开内容(包括其说明书、权利要求书、说明书附图和说明书摘要)在此通过引用全文并入本文。

    技术领域

    本发明涉及半导体器件的制造方法和所述半导体器件,本发明尤其涉及包含有静态随机存取存储器(SRAM)的半导体器件的制造方法和这种半导体器件。

    背景技术

    作为一种形式的半导体器件,有一种半导体器件叫做SOC(片上系统)。在这种半导体器件中,多个逻辑电路、存储器单元和类似部件集成在一块芯片上。本文将给出对一种半导体器件的描述,在该种半导体器件中,将SRAM(静态随机存取存储器)应用于这种半导体器件的存储器单元。

    SRAM存储器单元包括触发器和两个存取晶体管,在该触发器中两个反相器交叉耦合。在该触发器中,提供两个交叉耦合的存储节点。在两个存储节点处呈现双稳态,其中将所述存储节点之一处的电位设置为高电平,而将另一存储节点的电位设置为低电平。只要施加预定的电源电位,所述状态被维持并作为信息被存储为“1”或“0”。

    在典型的具有6个晶体管的SRAM存储器单元中,驱动晶体管耦合于所述存储节点和地电位之间,并且负载晶体管耦合于所述存储节点和电源电位之间。此外,所述存取晶体管耦合于所述存储节点和位线之间。通过所述存取晶体管执行数据写入和数据读取。

    为了确保读取余量,当读取数据时,要求提高每个存取晶体管的阈值电压,并提高每个所述驱动晶体管中的电流相比于所述存取晶体管中电流的比例(β比)。另一方面,为了确保写入余量,当写入数据时,要求降低所述存取晶体管的阈值电压,并提高所述存取晶体管中电流相比于每个所述负载晶体管中电流的比例(γ比)。

    作为响应于这种要求的存取晶体管,已提出在SRAM存储器单元(在非专利文献1中予以描述)中的存取晶体管,在每个所述存取晶体管中,非对称地设置成对的晕(halo)区域的杂质浓度。也即,已提出在每个存取晶体管中,将耦合至存储节点的成对的晕区之一的杂质浓度设置为高于耦合至位线的另一晕区的杂质浓度。注意,所述晕区是形成于微型化晶体管中用以抑制短沟道效应的杂质区域。用于形成所述晕区的离子注入还被称作口袋(pocket)注入。

    现有技术文献

    非专利文献

    非专利文献1

    Jae-Joon?Kim,Adiya?Bansal,Rahul?Rao,Shih-Hsien?Lo和Ching-Te?Chuang“Relaxing?Conflict?Between?Read?Stability?andWritability?in?6T?SRAM?Cell?Using?Asymmetric?Transistors”IEEE电子器件快报,第30册,第八期,2009年8月。

    发明内容

    然而,在包括上述存取晶体管的SRAM中具有下列问题。

    所述晕区不仅形成于所述存取晶体管中,还形成于驱动晶体管和负载晶体管中。将在所述驱动晶体管和所述负载晶体管中每一个中形成的成对晕区的杂质浓度设置为相同(对称地设置)。作为所述存取晶体管和所述驱动晶体管,形成了NMIS(N沟道型金属绝缘体半导体)晶体管,而其晕区则形成为P型杂质区。另一方面,作为所述负载晶体管,形成了PMIS(P沟道型金属绝缘体半导体)晶体管,而其晕区则形成为n型杂质区域。

    在上述的SRAM(存储器单元)中,为了形成所述存取晶体管、所述驱动晶体管和所述负载晶体管中每一个的成对的晕区,每个所述晕区具有相同的杂质浓度,形成三个抗蚀剂掩膜作为注入掩膜。对于每个存取晶体管而言,为了将晕区之一的杂质浓度设置成使得其高于另一晕区的杂质浓度,形成另一抗蚀剂掩膜作为注入掩膜。因此,在包含传统的SRAM的半导体器件中,为了形成每个晶体管(用于形成SRAM存储器单元)的晕区,需要至少4个注入掩膜。

    本发明对包含传统的SRAM的半导体器件提出改进。本发明的目的是提出一种半导体器件的制造方法,该方法允许减少注入掩膜,本发明的另一目的是提供这样一种半导体器件。

    依据本发明的实施方式的半导体器件的制造方法是制造具有SRAM的半导体器件的方法,该方法包括如下步骤。隔离绝缘薄膜形成于半导体衬底的主表面以限定第一元件形成区和第二元件形成区中的每一个,在所述第一元件形成区,将形成具有第一导电类型的晶体管,在所述第二元件形成区,将形成具有第二导电类型的晶体管。在所述第一元件形成区,形成栅极结构,所述栅极结构包括第一栅极结构和第二栅极结构,所述第一栅极结构布置于第一区域和第二区域之间的区域上,所述第一区域和所述第二区域彼此间隔开,所述第二栅极结构布置于所述第二区域和第三区域之间的区域上,所述第三区域与所述第二区域间隔开。形成具有第一开口的第一注入掩膜,所述第一开口露出所述第一栅极结构的面向所述第二区域的第一侧表面,并且露出从所述第一侧表面延伸至部分的所述第二区域,所述部分的所述第二区域与所述第一侧表面间隔有预定的距离,所述第一注入掩膜覆盖所述第一栅极结构的面向所述第一区域的第二侧表面、所述第一区域和所述第二元件形成区。通过所述第一注入掩膜,第一杂质通过所述第一开口以与垂直于所述半导体衬底的主表面的方向相倾斜的角度注入。移除所述第一注入掩膜。形成具有第二开口的第二注入掩膜,所述第二开口露出所述第一栅极结构、所述第二栅极结构、所述第一区域、所述第二区域和所述第三区域,所述第二注入掩膜覆盖所述第二元件形成区。通过所述第二注入掩膜,具有第二导电类型的第二杂质通过所述第二开口以与垂直于所述半导体衬底的主表面的方向相倾斜的角度注入。移除所述第二注入掩膜。形成电耦合至所述第一区域的位线,并形成将所述第二元件形成区的充当具有第二导电类型的晶体管的源电极或漏电极的区域电耦合至所述第二区域的布线,所述布线充当存储节点。

    依据本发明的实施方式的半导体器件是具有SRAM的半导体器件,该半导体器件还具有第一存储节点、第二存储节点、第一位线、第二位线、第一存取晶体管、第二存取晶体管、第一驱动晶体管和第二驱动晶体管。所述第一存储节点和所述第二存储节点中的每一个在其中存储数据。所述第一位线和所述第二位线中的每一个执行数据输入/输出操作。所述第一存取晶体管在所述第一存储节点和所述第一位线间耦合。所述第二存取晶体管在所述第二存储节点和所述第二位线间耦合。所述第一驱动晶体管在所述第一存储节点和地线间耦合。所述第二驱动晶体管在所述第二存储节点和所述地线间耦合。所述第一存取晶体管和所述第二存取晶体管中的每一个包括存取栅电极、第一源区或漏区、第二源区或漏区、第一晕区和第二晕区。所述存取栅电极在预定的方向上延伸。所述第一源区或漏区耦合至对应的第一位线或对应的第二位线,并具有所述第一导电类型的杂质。所述第二源区或漏区耦合至对应的第一存储节点或对应的第二存储节点,并具有所述第一导电类型的杂质。所述第一晕区在所述存取栅电极正下方区域中,相邻于所述第一源区或漏区,并且具有不同于所述第一导电类型的第二导电类型的杂质。所述第二晕区在所述存取栅电极正下方的区域中,相邻于所述第二源区或漏区,并且具有第二导电类型的杂质,该杂质的杂质浓度高于所述第一晕区的杂质浓度。所述第一驱动晶体管和所述第二驱动晶体管中的每一个包括第三源区或漏区、第四源区或漏区、第三晕区和第四晕区。所述第三源区或漏区耦合至对应的第一存储节点或对应的第二存储节点,并且具有所述第一导电类型的杂质。所述第四源区或漏区耦合至地线,并且具有第一导电类型的杂质。所述第三晕区在所述存取栅电极正下方的区域中,相邻于所述第三源区或漏区,并且具有第二导电类型的杂质,该杂质的杂质浓度与所述第二晕区的杂质浓度具有相同的数量级。所述第四晕区在所述存取栅电极正下方的区域中,相邻于所述第四源区或漏区,并且具有第二导电类型的杂质,该杂质的杂质浓度与所述第二晕区的杂质浓度具有相同的数量级。

    依照根据本发明的半导体器件的制造方法,减少用于形成所述第一导电类型晶体管和所述第二导电类型晶体管的晕区的注入掩膜是可能的。

    附图说明

    图1是显示了根据本发明实施方式1的包括SRAM的半导体器件中的布局关系的实施例的平面图;

    图2是显示了实施方式1中图1所示的虚线框内的SRAM存储器单元的布置的平面图;

    图3是显示了实施方式1中SRAM存储器单元的等效电路的视图;

    图4是显示了实施方式1中SRAM存储器单元的布局图案的平面图;

    图5是实施方式1中沿图4所示的横截线V-V的横截面图;

    图6是显示了实施方式1中单个晶体管和第一金属线之间的耦合结构的平面图;

    图7是显示了实施方式1中所述第一金属线和第二金属线之间的耦合结构的平面图;

    图8是显示了实施方式1中所述第二金属线和第三金属线之间的耦合结构的平面图;

    图9是显示了实施方式1中的存取晶体管的局部放大的横截面图;

    图10是显示了实施方式1中的存取晶体管的每个晕区的杂质浓度分布的曲线图;

    图11是显示了实施方式1中的半导体器件的制造方法中的步骤的横截面图;

    图12是显示了实施方式1中图11所示的步骤之后执行的步骤的平面图;

    图13是实施方式1中沿图12所示的横截线XIII-XIII的横截面图;

    图14是显示了实施方式1中图13所示的步骤之后执行的步骤的横截面图;

    图15是显示了实施方式1中图14所示的步骤之后执行的步骤的横截面图;

    图16是显示了实施方式1中图15所示的步骤之后执行的步骤的横截面图;

    图17是显示了实施方式1中图16所示的步骤之后执行的步骤的平面图;

    图18是显示了实施方式1中图17所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图17所示的横截线XVIII-XVIII的横截线的横截面图;

    图19是显示了实施方式1中图18所示的步骤之后执行的步骤的横截面图;

    图20是显示了实施方式1中图19所示的步骤结束时刻硼注入的平面图;

    图21是显示了实施方式1中图19所示的步骤之后执行的步骤的横截面图;

    图22是显示了实施方式1中图21所示的步骤之后执行的步骤的平面图;

    图23是显示了实施方式1中图22所示的步骤之后执行的步骤的横截面图;

    图24是显示了实施方式1中图23所示的步骤之后执行的步骤的平面图;

    图25是显示了实施方式1中在图24所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图24所示的横截线XXV-XXV的横截线的横截面图;

    图26是显示了实施方式1中图25所示的步骤之后执行的步骤的平面图;

    图27是显示了实施方式1中图26所示的步骤之后执行的步骤的横截面图;

    图28是显示了实施方式1中图27所示的步骤之后执行的步骤的横截面图;

    图29是显示了实施方式1中图28所示的步骤之后执行的步骤的横截面图;

    图30是显示了实施方式1中图29所示的步骤之后执行的步骤的横截面图;

    图31是显示了实施方式1中所述存取晶体管中流动的电流的视图;

    图32是显示了实施方式1中存取晶体管的比对栅极电压的电流特性的曲线图;

    图33是显示了根据对比示例的半导体器件中SRAM的布局图案的平面图;

    图34是显示了根据对比示例的半导体器件的制造方法的步骤的平面图;

    图35是显示了图34所示的步骤之后执行的步骤的平面图;

    图36是显示了图35所示的步骤之后执行的步骤的平面图;

    图37是显示了图36所示的步骤之后执行的步骤的平面图;

    图38是显示了根据实施方式1的变化形式的半导体器件中SRAM存储器单元的等效电路的视图;

    图39是显示了根据实施方式1的变化形式的半导体器件的制造方法中使用的注入掩膜A的掩膜图案的平面图;

    图40是显示了根据实施方式1的变化形式的半导体器件的结构的横截面图;

    图41是显示了根据本发明的实施方式2的半导体器件中SRAM存储器单元的等效电路的视图;

    图42是显示了实施方式2的SRAM存储器单元的布局图案的视图;

    图43是实施方式2中沿图42所示的横截线XLIII-XLIII的横截面图;

    图44是显示了实施方式2的半导体器件的制造方法的步骤的平面图;

    图45是实施方式2中沿图44所示的横截线XLV-XLV的横截面图;

    图46是显示了实施方式2中图45所示的步骤之后执行的步骤的横截面图;

    图47是显示了实施方式2中图46所示的步骤之后执行的步骤的横截面图;

    图48是显示了实施方式2中图47所示的步骤之后执行的步骤的平面图;

    图49是显示了实施方式2中图48所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图48中所示横截线XLIX-XLIX的横截线的横截面图;

    图50是显示了实施方式2中图49所示的步骤之后执行的步骤的横截面图;

    图51是显示了实施方式2中图50所示的步骤终止时硼注入的平面图;

    图52是显示了根据实施方式2的变化形式的半导体器件中SRAM存储器单元的等效电路的视图;

    图53是显示了根据实施方式2的变化形式的半导体器件的制造方法中使用的注入掩膜A的掩膜图案的平面图;

    图54是显示了根据实施方式2的变化形式的半导体器件结构的横截面图;

    图55是显示了根据本发明实施方式3的半导体器件的第一实施例的SRAM存储器单元的等效电路的视图;

    图56是显示了根据实施方式3的第一实施例的SRAM存储器单元的布局图案的平面图;

    图57是实施方式3中沿图56所示的横截线LVII-LVII的横截面图;

    图58是显示了实施方式3中的存取晶体管的局部放大横截面图;

    图59是显示了根据实施方式3的第一实施例的包括SRAM存储器单元的半导体器件的制造方法的步骤的平面图;

    图60是实施方式3中沿图59所示的横截线LX-LX的横截面图;

    图61是显示了实施方式3中在图60所示的步骤之后执行的步骤的横截面图;

    图62是显示了实施方式3中在图61所示的步骤之后执行的步骤的横截面图;

    图63是显示了实施方式3中在图62所示的步骤之后执行的步骤的平面图;

    图64是显示了实施方式3中在图63所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图53所示的横截线LXIV-LXIV的横截线的横截面图;

    图65是显示了实施方式3中在图64所示的步骤之后执行的步骤的横截面图;

    图66是显示了根据实施方式3的第二实施例的SRAM存储器单元的等效电路的视图;

    图67是显示了根据实施方式3的第二实施例的包括SRAM存储器单元的半导体器件的制造方法的步骤的平面图;

    图68是实施方式3中沿图67所示的横截线LXVIII-LXVIII的横截面图;

    图69是显示了实施方式3中图68所示的步骤之后执行的步骤的横截面图;

    图70是显示了实施方式3中图69所示的步骤之后执行的步骤的横截面图;

    图71是显示了实施方式3中图70所示的步骤之后执行的步骤的平面图;

    图72是显示了实施方式3中图71所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图71所示的横截线LXXII-LXXII的横截线的横截面图;

    图73是显示了实施方式3中图72所示的步骤之后执行的步骤的横截面图;

    图74是显示了实施方式3中图73所示的步骤之后执行的步骤的横截面图;

    图75是示意性地显示了根据本发明的实施方式4的半导体器件中的SRAM存储器单元的布局图案的平面图;

    图76是显示了实施方式4的每个SRAM存储器单元的等效电路的视图;

    图77是显示了实施方式4的SRAM存储器单元的布局图案的平面图;

    图78是实施方式4中沿图77所示的横截线LXXVIII-LXXVIII的横截面图;

    图79是显示了实施方式4中单个晶体管和第一金属线之间的耦合结构的平面图;

    图80是显示了实施方式4中所述第一金属线和第二金属线之间的耦合结构的平面图;

    图81是显示了实施方式4中所述第二金属线和第三金属线之间的耦合结构的平面图;

    图82是显示了实施方式4的半导体器件的制造方法的步骤的横截面图;

    图83是显示了实施方式4中图82所示的步骤之后执行的步骤的平面图;

    图84是显示了实施方式4中图83所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图83所示的横截线LXXXIV-LXXXIV的横截线的横截面图;

    图85是显示了实施方式4中图84所示的步骤之后执行的步骤的横截面图;

    图86是显示了实施方式4中图85所示的步骤之后执行的步骤的横截面图;

    图87是显示了实施方式4中图86所示的步骤之后执行的步骤的横截面图;

    图88是显示了实施方式4中图87所示的步骤之后执行的步骤的横截面图;

    图89是显示了实施方式4中图88所示的步骤之后执行的步骤的平面图;

    图90是显示了实施方式4中图89所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图89所示的横截线XC-XC的横截线的横截面图;

    图91是显示了实施方式4中图90所示的步骤之后执行的步骤的横截面图;

    图92是显示了实施方式4中图91所示的步骤之后执行的步骤的横截面图;

    图93是显示了实施方式4中图92所示的步骤之后执行的步骤的横截面图;

    图94是显示了根据本发明的实施方式5的半导体器件中的SRAM存储器单元的等效电路的视图;

    图95是显示了实施方式5的SRAM存储器单元的布局图案的平面图;

    图96是实施方式5中沿图95所示的横截线XCVI-XCVI的横截面图;

    图97是显示了实施方式5中的存取晶体管的局部放大的横截面图;

    图98是显示了实施方式5的半导体器件的制造方法的步骤的平面图;

    图99是显示了实施方式5中图98所示的步骤之后执行的步骤的横截面图,该横截面图是沿对应于图98中所示的横截线XCIX-XCIX的横截线的横截面图;

    图100是显示了实施方式5中图99所示的步骤之后执行的步骤的横截面图;

    图101是显示了实施方式5中图100所示的步骤之后执行的步骤的横截面图;

    图102是显示了根据本发明实施方式6的半导体器件中的SRAM存储器单元的布局图案的平面图;

    图103是显示了实施方式6中单个晶体管和第一金属线之间的耦合结构的平面图;

    图104是显示了实施方式6中所述第一金属线和第二金属线之间的耦合结构的平面图;

    图105是显示了实施方式6中所述第二金属线和第三金属线之间的耦合结构的平面图;

    图106是显示了实施方式6中半导体器件的制造方法的步骤的平面图;

    图107是显示了用于形成实施方式6中图106所示的栅电极的抗蚀剂掩膜版图案的平面图;

    图108是显示了实施方式6中图107所示的步骤之后执行的步骤的平面图;

    图109是显示了实施方式6中图108所示的步骤之后执行的步骤的平面图;

    图110是显示了实施方式6中图109所示的步骤之后执行的步骤的平面图;

    图111是显示了实施方式6中在图110所示的步骤之后执行的步骤的平面图;

    图112是显示了实施方式6中用于说明存取晶体管中电流流动的第一部分的平面图;

    图113是显示了实施方式6中用于说明存取晶体管中电流流动的第二部分的平面图;

    图114是显示了根据实施方式6第一变化形式的存取晶体管的局部平面图;

    图115是用于说明根据实施方式6第一变化形式的存取晶体管中电流流动的局部平面图;

    图116是显示了根据实施方式6第二变化形式的存取晶体管的局部平面图;以及

    图117是用于说明根据实施方式6第二变化形式的存取晶体管中电流流动的局部平面图。

    具体实施方式

    实施方式1

    首先,给出对被称为SOC的半导体器件的实施例的描述,在所述半导体器件中,SRAM应用于存储器单元。如图1中所示,在半导体器件50中,多个逻辑电路58、耦合至一些所述逻辑电路用于暂时储存数据的SRAM?51以及类似器件被集成在一块芯片上,所述多个逻辑电路58分别执行微控制单元、模数转换器、数模转换器、总线控制器等的具体功能。形成IO区59以便围绕逻辑电路58和SRAM51。如图2中所示,每个SRAM?51包括SRAM存储器单元阵列52、X解码器53、Y解码器54、读出放大器55、线驱动器56和主控制电路57,SRAM存储器单元阵列52具有设置成矩阵形式的多个存储器单元。

    然后,给出对SRAM存储器单元的等效电路的描述。如图3所示,SRAM存储器单元包括触发器、两个存取晶体管T1和T2,在该触发器中,两个反相器交叉耦合。在所述触发器中,具有两个交叉耦合的存储节点SN1和SN2。存取晶体管T1和T2耦合于存储节点SN?1和SN2以及位线BL和/BL之间。存取晶体管T?1和T2各自的栅极耦合至字线WL。

    在所述触发器中,驱动晶体管T3和T4耦合于存储节点SN?1和SN2以及地线(Vss)之间。此外,负载晶体管T5和T6耦合于存储节点SN1和SN2以及电源线(Vdd)之间。驱动晶体管T3的栅极、负载晶体管T5的栅极以及存储节点SN2彼此之间电耦合。此外,驱动晶体管T4的栅极、负载晶体管T6的栅极以及存储节点SN1彼此之间电耦合。

    在读取或写入数据之前,位线BL和/BL均被预充电至H电平。举例而言,在所述存储器单元中,H电平和L电平分别存储于存储节点SN1和SN2中,当从所述存储节点读取数据时,位于ON状态的驱动晶体管T4通过存储晶体管T2抽取位线/BL所充电荷以降低位线/BL的电位。图中未示出的感测放大器感测到位线/BL上的压降。当重写所述存储器单元中的数据时,图中未示出的写入驱动器执行抽取电荷的操作,该电荷通过被充至H电平的位线BL和存取晶体管T1对存储节点SN1充电。

    在根据实施方式1的半导体器件的多个SRAM存储器单元中的每一个中,在存取晶体管T1和T2中,形成于所述存取晶体管中的各对晕区17包括耦合至存储节点SN1和SN2的晕区17a和耦合至位线BL和/BL的晕区17b,并且将晕区17a的杂质浓度设置为高于晕区17b的杂质浓度。另一方面,在驱动晶体管T3和T4中,将形成于所述驱动晶体管的各自的一对晕区17(17c)的杂质浓度设置为与晕区17a的杂质浓度相同。

    然后,给出对每个SRAM存储器单元的结构的描述。图4是显示了形成SRAM单元阵列的存储器单元的晶体管和耦合至所述晶体管的接触的布局的平面图。在所述平面图中,被虚线所围绕的每个区域形成一个SRAM存储器单元。相对于与每个SRAM存储器单元相邻的那些存储器单元镜像对称地布置每个SRAM存储器单元的晶体管和接触。代表性的SRAM存储器单元52a具有存取晶体管T1和T2、驱动晶体管T3和T4以及负载晶体管T5和T6。

    在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和3b。元件形成区3a形成于NMIS区RN中。在元件形成区3a中,形成存取晶体管T1和T2以及驱动晶体管T3和T4为n沟道MIS晶体管。元件形成区3b形成于PMIS区RP。在元件形成区3b中,形成负载晶体管T5和T6为p沟道MIS晶体管。

    形成存取晶体管T1和T2的存取栅电极AG1和AG2以及驱动晶体管T3和T4的驱动栅电极DG1和DG2以便横贯元件形成区3a。形成负载晶体管T5和T6的负载栅电极LG1和LG2以便横贯元件形成区3b。存取栅电极AG1和AG2、驱动栅电极DG1和DG2和负载栅电极LG1和LG2均形成为在一个方向延伸。

    图5是沿横截线V-V的横截面图,该横截面线与所述栅电极延伸的方向正交以便穿过图4中彼此相邻的SRAM存储器单元52a和52b的驱动晶体管T3和存取晶体管T1。在元件形成区3a的相对于存取栅电极AG1而言位于驱动栅电极DG1的相对侧的部分(AG1和AG11之间区域A)中,形成了两个晕区17b、两个扩展区15、源区或漏区16、以及金属硅化物薄膜19。

    在元件形成区3a的位于存取栅电极AG1和驱动栅电极DG1之间的部分(区域B)和元件形成区3a的位于存取栅电极AG11和驱动栅电极DG11之间的部分(区域D)中的每一个中,形成了晕区17a、晕区17c、两个延伸区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区3a的相对于驱动栅电极DG1而言位于存取栅电极AG1的相对侧的部分(区域C)和元件形成区3a的相对于驱动栅电极DG11而言位于存取栅电极AG11的相对侧的部分(区域E)中的每一个中,形成了晕区17c、扩展区15、源区或漏区16和金属硅化物薄膜19。形成晕区17a和晕区17b以延伸至存取栅电极AG1和AG11各自正下方的区域。形成晕区17c以延伸至驱动栅电极DG1和DG11各自正下方的区域。

    形成诸如氮化硅薄膜之类的应力衬垫薄膜20以覆盖存取栅电极AG1和AG11以及驱动栅电极DG1和DG11。形成诸如氧化硅薄膜(例如TEOS(四乙基正硅酸盐)薄膜)之类的层间绝缘薄膜21以覆盖应力衬垫薄膜20。形成延伸穿过层间绝缘薄膜21和应力衬垫薄膜20以电耦合至金属硅化物薄膜19的插塞24。每个插塞24包括诸如TiN薄膜之类的阻挡金属薄膜22和钨薄膜23。如图4所示,分别耦合至区域E、区域D、区域A、区域B、区域C中的金属硅化物薄膜19的插塞24形成接触C12、接触C13、接触C4、接触C3、接触C2。

    诸如氮化硅薄膜之类的刻蚀阻挡薄膜25形成于层间绝缘薄膜21上以覆盖插塞24。诸如氧化硅薄膜之类的层间绝缘薄膜26形成于刻蚀阻挡薄膜25之上。形成延伸穿过层间绝缘薄膜26和刻蚀阻挡薄膜25以电耦合至插塞24的铜线29。每个铜线29包括诸如TaN薄膜之类的阻挡金属薄膜27和铜薄膜28以形成第一金属线。尽管在图5中未示出,在所述第一金属线之上的层中,进一步形成多层金属布线。

    然后,将给出对多层金属布线结构的描述,所述多层金属布线结构电耦合单个晶体管。图6是显示了所述晶体管和所述第一金属线之间耦合结构的平面图。图7是显示了所述第一金属线和第二金属线之间耦合结构的平面图。图8是显示了所述第二金属线和第三金属线之间耦合结构的平面图。图6至图8显示了一个存储器单元的多层布线结构,但是在相邻于该存储器单元的SRAM存储器单元上的多层布线结构中,形成与图6至图8镜像对称的布线图案。因此,主要给出对SRAM存储器单元52a的描述。

    存取晶体管T1的源区或漏区(依据需要,下文称作“S/D”区)之一(区域A)通过接触C4(插塞24)、第一金属线M15(铜线29)和通孔V13电耦合至充当位线BL的第二金属线M23。存取晶体管T1的S/D区中另一个(区域B)通过接触C3(插塞24)、第一金属线M14、接触C6电耦合至负载晶体管T5的S/D区之一、负载晶体管T6的负载栅电极LG2、驱动晶体管T4的驱动栅电极DG2。存取晶体管T1的S/D区中另一个(区域B)也电耦合至驱动晶体管T3的S/D区之一(区域B)。

    存取晶体管T1的存取栅电极AG1通过接触C1(插塞24)、第一金属线M12、通孔12、第二金属线M22和通孔22电耦合至充当字线WL的第三金属线M32。驱动晶体管T3的S/D区中另一个(区域C)通过接触22(插塞24)、第一金属线M11、通孔V11、第二金属线M21和通孔V21电耦合至充当地线Vss的第三金属线M31,将地电位提供给地线Vss。负载晶体管T5的S/D区中的另一个通过接触C5、第一金属线M13和通孔V14电耦合至充当电源线的第二金属线M24。

    存取晶体管T2的S/D区之一通过接触C9、第一金属线M16和通孔V16电耦合至充当位线/BL的第二金属线M25。存取晶体管T2的S/D区中另一个通过接触C10、第一金属线M17和接触C7电耦合至负载晶体管T6的S/D区之一、负载晶体管T5的负载栅电极LG1、驱动晶体管T3的驱动栅电极DG1。存取晶体管T2的S/D区中另一个电耦合至驱动晶体管T4的S/D区之一。

    存取晶体管T2的存取栅电极AG2通过接触C12、第一金属线M19、通孔V17、第二金属线M26和通孔V23电耦合至充当字线WL的第三金属线M32。驱动晶体管T4的S/D区中的另一个通过接触C11、第一金属线M110、通孔V18、第二金属线M27和通孔V24电耦合至充当地线Vss的第三金属线M33,向地线Vss提供地电位。负载晶体管T6的S/D区中另一个通过接触C8、第一金属线M18和通孔V15电耦合至充当电源线Vdd的第二金属线M24,向电源线Vdd提供电源电位。

    其结果是,如图4所示,在SRAM存储器单元52a中,公共字线WL耦合至接触C1和接触C12。地线Vss耦合至接触C2和C11。电源线Vdd耦合至接触C5和接触C8。位线BL和/BL分别耦合至接触C4和接触C9。接触C3和接触C6形成存储节点SN1,并且接触C7和接触C10形成存储节点SN2。

    在相邻于存储器单元52a的SRAM存储器单元52b中,接触C13形成相邻SRAM存储器单元52b的存储节点SN1。地线Vss耦合至接触C12。耦合至位线BL的接触C4被SRAM存储器单元52a和52b所共享。

    然后,给出对所述存取晶体管结构的详尽描述。注意到,之后提及的每个横截面图显示了沿对应于图4中所示的横截线V-V的横截线的横截面结构。如图9中所示,形成为横贯元件形成区3a(参见图4)的存取晶体管T1(T2)的存取栅电极AG1形成为如下形式:其中由HfO2、HfSiON或类似物质构成的均含有La并具有预定介电常数的高K薄膜7、由TiN或类似物质构成的含有预定功函数的金属薄膜8、以及多晶硅薄膜9堆叠于由SiON或类似物质构成的界面层(中间层)6上。在多晶硅薄膜9的表面上,还形成由镍硅化物或类似物质构成的金属硅化物薄膜19。在存取栅电极AG1的两个侧表面上形成偏移间隔体10,偏移间隔体10均由例如氮化硅薄膜或类似物质构成。在偏移间隔体10上形成侧壁间隔体18,侧壁间隔体18均由氧化硅薄膜18a和氮化硅薄膜18b构成。

    在所述元件形成区的两个部分之一(驱动晶体管T3所在的一侧)中形成晕区17a、扩展区15、源区或漏区16以及金属硅化物薄膜19,所述两个部分彼此相对,并且存取栅电极AG1在与存取栅电极AG1的延伸方向正交的方向(栅长方向)上置于所述两个部分之间。在所述元件形成区的另一部分中,形成晕区17b、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    如图9所示,晕区17a和17b位于彼此相对的成对的源区或漏区16的相应部分的相邻区域中,形成晕区17a和17b以从侧壁间隔体18正下方的区域扩展至存取栅电极AG1正下方的区域。所述晕区的杂质浓度在1×1018/cm3至1×1019/cm3的数量级上,但在根据实施方式1的半导体器件中,将晕区17a的杂质浓度设置为高于晕区17b的杂质浓度。图10中示出了所述晕区的杂质浓度分布,其中横坐标代表距半导体衬底的表面部分的深度(箭头F1和F2),所述半导体衬底位于存取栅电极AG1的侧表面的下端部分下方,纵坐标代表P型杂质的杂质浓度。在晕区17a和17b中,在半导体衬底位于存取栅电极AG1的侧表面的下端部分下方的表面部分中,晕区17a的杂质浓度高于晕区17b的杂质浓度。在距所述表面分别为f1和f2的预定深度处,杂质浓度峰值(最大值)第一次出现。晕区17a的约6×1018/cm3的杂质浓度峰值也高于晕区17b的约5×1018/cm3的杂质浓度峰值。SRAM存储器单元的扩展区的杂质浓度为约5×1020/cm3至约1×1021/cm3,SRAM存储器单元的源区或漏区的杂质浓度为约5×1021/cm3。

    如随后描述的,在根据实施方式1的半导体器件中,将耦合至存储节点SN1和SN2的存取晶体管T1和T2的成对晕区17之一的晕区17a的杂质浓度设置为高于耦合至位线BL和/BL的另一晕区17b的杂质浓度。这可确保读取余量和写入余量。

    然后,给出对上述半导体器件的制造方法的描述。在所述半导体器件中,除SRAM电路之外,还包括逻辑电路等。然而,在本文中主要给出对形成SRAM存储器单元的存取晶体管和驱动晶体管的方法的描述。

    首先,在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和3b(参见图4)。然后,如图11所示,在每个元件形成区3a中形成P阱4。

    然后,以如下形式形成充当存取栅电极(AG1和AG11)的栅极结构G和充当驱动栅电极(DG1和DG11)的栅极结构G:具有预定介电常数的高k薄膜7、具有预定功函数的金属薄膜8以及多晶硅薄膜9堆叠于半导体衬底1的主表面上,界面层6置于高k薄膜层和半导体衬底1之间。然后,举例而言,在半导体衬底1之上形成氮化硅薄膜(图中未示出)以覆盖栅极结构G。然后,对所述氮化硅薄膜执行各向异性刻蚀以在栅极结构G的两个侧表面上形成偏移间隔体10。

    然后,如图12和图13所示,执行预定的光刻工艺以形成抗蚀剂掩膜31,抗蚀剂掩膜31充当用于形成晕区的注入掩膜(注入掩膜A)??故醇裂谀?1形成的图案覆盖位于存取栅电极AG1和AG11之间的区域A,通过一个开口露出元件形成区3a的区域B和区域C,并通过另一个开口露出元件形成区3a的区域D和区域E,所述区域A是每个元件形成区3a的相对于充当存取栅电极AG1的栅极结构G而言位于充当驱动栅电极DG1的栅极结构G的相对侧的部分,所述区域B是所述元件形成区3a的位于充当存取栅电极AG1的栅极结构G和充当驱动栅电极DG1的栅极结构G之间的部分,所述区域C是所述元件形成区3a的相对于充当驱动栅电极DG1的栅极结构G而言位于充当存取栅电极AG1的栅极结构G的相对侧的部分,所述区域D是所述元件形成区3a的位于充当存取栅电极AG11的栅极结构G和充当驱动栅电极DG11的栅极结构G之间的部分,所述区域E是所述元件形成区3a的相对于充当驱动栅电极DG11的栅极结构G而言位于充当存取栅电极AG11的栅极结构G的相对侧的部分。

    也即,形成抗蚀剂掩膜31的单个的开口以在两个相邻的SRAM存储器单元之间延伸,并连续地露出如下区域,该区域从充当一个SRAM存储器单元的存取栅电极的栅极结构的一个侧表面延伸至充当另一SRAM存储器单元的存取栅电极的栅极结构的一个侧表面??故醇裂谀?1覆盖与充当存取栅电极的栅极结构的所述一个侧表面相对的另一侧表面和相邻于所述另一侧表面的元件形成区的部分,并还覆盖PMIS区域RP。

    然后,如图14所示,使用抗蚀剂掩膜31作为注入掩膜,举例而言,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域B和区域C中的露出的p阱4中形成p型杂质区11a。然后,如图15所示,使用相同的抗蚀剂掩膜31作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域B和区域C中的露出的p阱4中形成p型杂质区11b(晕注入A)。注意,在图14中所示的步骤中的注入和图15中所示的步骤中的注入的每一个中,硼以相同的注入剂量和相同的注入能量注入。

    然后,如图16所示,移除抗蚀剂掩膜31。此时,在每个元件形成区3a的区域A中,未形成杂质区。然后,如图17所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜B)的抗蚀剂掩膜32??故醇裂谀?2形成为覆盖PMIS区域RP并露出包括区域A至区域E的NMIS区域NP的图案。

    然后,如图18所示,使用抗蚀剂掩膜32(参见图17)作为注入掩膜,举例而言,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域A、区域B和区域C中露出的p阱4中形成p型杂质区11c。然后,如图19所示,使用相同的抗蚀剂掩膜32作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域A、区域B和区域C中的露出的p阱4中形成p型杂质区11d(晕注入B)。

    注意,在图18所示步骤和图19所示步骤的每次注入中,硼以相同的注入剂量和注入能量注入。在图14和图15所示步骤和图18和图19所示步骤中的注入剂量可设置为彼此相同或不同。同样地,在图14和图15所示步骤和图18和图19所示步骤中的注入能量可设置为彼此相同或不同。

    如图20所示,以这种方式,在区域A中形成p型杂质区11c和11d,而在区域B至区域E中形成p型杂质区11a、11b、11c、11d。p型杂质区11a、11b、11c、11d的各部分充当晕区。

    然后,如图21所示,使用相同的抗蚀剂掩膜32作为注入掩膜(注入掩膜B),举例而言,以垂直于半导体衬底1的主表面的方向向半导体衬底1注入磷或砷,从而形成均从p阱4的露出的表面扩展至预定深度的扩展区15(扩展注入)。之后,移除掩膜32。注意,图21中所示的扩展注入步骤还可在图17中所示的掩膜形成步骤之后和图18和图19所示的晕注入步骤之前执行。图17至图21所示步骤的顺序(包括图21所示的步骤在图18所示的步骤之前执行的情形)还可在图12至图16所示的掩膜形成步骤和晕形成步骤之前执行。

    然后,如图22所示,形成覆盖NMIS区RN和露出PMIS区RP的抗蚀剂掩膜33(注入掩膜C)。然后,以与在元件形成区3a中形成晕区11a、11b、11c、11d的步骤相同的方式,使用抗蚀剂掩膜33作为注入掩膜,以垂直于半导体衬底1的主表面的方向向衬底1内注入磷或砷,从而在元件形成区3b中形成晕区(图中未示出)。然后,以垂直于半导体衬底1的主表面的方向向衬底1内注入硼,从而形成扩展区(图中未示出)。之后,移除抗蚀剂掩膜33。

    然后,举例而言,氧化硅薄膜和氮化硅薄膜(图中未示出)相继形成以覆盖栅极结构G(例如存取栅电极AG1和AG11以及驱动栅电极DG1和DG11)。然后,对所述氧化硅薄膜和氮化硅薄膜执行各向异性刻蚀以形成侧壁间隔体18,如图23所示,每个侧壁间隔体18包括在栅极结构G的两侧表面上的氧化硅薄膜18a和氮化硅薄膜18b。

    然后,如图24所示,形成露出NMIS区RN并覆盖PMIS区RP的抗蚀剂掩膜34。然后,如图25所示,使用抗蚀剂掩膜34(图24)、侧壁间隔体18和类似物作为注入掩膜,以垂直于半导体衬底1的主表面的方向向半导体衬底1内注入磷或砷,从而形成从p阱4的露出的表面扩展至预定深度的源区或漏区16。之后,移除抗蚀剂掩膜34。

    然后,如图26所示,形成覆盖NMIS区RN并露出PMIS区RP的抗蚀剂掩膜35。然后,使用抗蚀剂掩膜35、侧壁间隔体18以及类似物作为注入掩膜,以垂直于半导体衬底1的主表面的方向向半导体衬底1内注入硼,从而形成从元件形成区3b的露出的表面扩展至预定深度的源区或漏区(图中未示出)。之后,移除抗蚀剂掩膜35。

    然后,如图27所示,执行预定的退火工艺以热扩散所注入的杂质,并因而激活源区或漏区16、扩展区15以及晕区17a、17b和17c。此时,通过杂质的热扩散,源区或漏区16、扩展区15以及晕区17a、17b和17c在横向和纵向(深度)上扩展。

    然后,如图28所示,通过硅化物工艺,在源区或漏区16的多晶硅薄膜、存取栅电极AG1和AG11、以及驱动栅电极DG1和DG11的露出表面上形成包括例如硅化镍或类似物的金属硅化物薄膜19。然后,如图29所示,形成诸如氮化硅薄膜之类的应力衬垫薄膜20以覆盖存取栅电极AG1和AG11和驱动栅电极DG1和DG11。然后,形成诸如氧化硅薄膜(TEOS薄膜)之类的层间绝缘薄膜21以覆盖应力衬垫薄膜20。

    然后,对层间绝缘薄膜21执行各向异性刻蚀以形成露出金属硅化物薄膜19的接触孔21a(参见图30)。然后,形成包括氮化钛(TiN)或类似物的阻挡金属薄膜22(参见图30)以覆盖接触孔21a的内壁,并还在阻挡金属薄膜23上形成钨薄膜23(参见图30)以填充接触孔21a的内部。然后,执行CMP(化学机械抛光)工艺以移除所述阻挡金属薄膜和所述钨薄膜的位于层间绝缘薄膜21上表面上的各部分。因此,如图30所示,在接触孔21a中形成包括阻挡金属薄膜22和钨薄膜23的插塞24。

    然后,如图5所示,形成诸如氮化硅薄膜之类的刻蚀阻挡薄膜25以覆盖插塞24。在刻蚀阻挡薄膜25之上形成诸如氧化硅薄膜之类的层间绝缘薄膜26。然后形成沟槽26a以露出插塞24的表面。然后,形成包括氮化钽(TaN)或类似物(举例而言)的阻挡金属薄膜27以覆盖沟槽26a的内壁。此外,在阻挡金属薄膜27之上形成铜薄膜28以填充沟槽26a的内部。然后,执行CMP工艺以移除所述阻挡金属薄膜和所述铜薄膜的位于层间绝缘薄膜26上表面之上的各部分,并在沟槽26a中形成均包括阻挡金属薄膜27和铜薄膜28的铜线29。铜线29对应于第一金属线。

    之后,形成层间绝缘薄膜(图中未示出)以覆盖铜线29。在所述层间绝缘薄膜中,以与形成插塞24相同的方法形成通孔V11至V18(参见图6)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V11至通孔V18。在所述层间绝缘薄膜中,以与形成铜线29相同的方法形成第二金属线M21至M27(参见图7)。

    然后,形成层间绝缘薄膜(图中未示出)以覆盖第二金属线M21至M27。在所述层间绝缘薄膜中,以与形成插塞24相同的方法形成通孔V21至V24(参见图8)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V21至通孔V24。在所述层间绝缘薄膜中,以与形成铜线29相同的方法形成第二金属线M31至M33(参见图8)。以这种方式,形成了SRAM存储器单元的主要部分。

    一般而言,已知为了确保SRAM存储器单元的读取余量,优选地提高β比,为了确保SRAM存储器单元的写入余量,优选地提高γ比。举例而言,参见图3,β比代表驱动晶体管T3(T4)对存取晶体管T1(T2)的电流比(在存取晶体管和驱动晶体管的源栅电压和源漏电压均相同情形下)。γ比代表了存取晶体管T1(T2)对负载晶体管T5(T6)的电流比(在存取晶体管和负载晶体管的源栅电压和源漏电压均相同情形下)。

    作为确保读取余量和写入余量这两者的方法,对于存取晶体管而言,使用均具有非对称特征的晶体管是有效的,该非对称特征使得电流特性基于电流流向而不同。在依据实施方式1的半导体器件中,在均具有成对晕区17a和17b的存取晶体管T1和T2中,将晕区17a的杂质浓度设置为高于晕区17b的杂质浓度。

    如图31所示,在存取晶体管T1(T2)中,从位于形成有晕区17a(具有较高杂质浓度)的一侧的源区或漏区流向位于形成有晕区17b(具有较低杂质浓度)的一侧的源区或漏区的电流被标示为IF,而以相反方向流动的电流被标示为IR。相同源漏电压条件下的电流IF与电流IR和源栅电压Vgs的关系显示于图32中。也即,当电流从形成有晕区17a的一侧的源区或漏区流向形成有晕区17b的一侧的源区或漏区时的晶体管阈值电压要低于当电流相反地从形成有晕区17b的一侧的源区或漏区流向形成有晕区17a的一侧的源区或漏区时的晶体管阈值电压。

    鉴于前述内容,通过在耦合至存储节点SN1(SN2)的一侧形成具有较高杂质浓度的晕区17a,并在耦合至位线(BL)(/BL)的一侧形成具有较低杂质浓度的晕区17b,提高在读取时抑制从位线流向存储节点的电流的可能性并提高在写入时提高从存储节点流向位线的电流的可能性是可能的。这可在不降低β比的前提下提高γ比,并可在不降低γ比的前提下提高β比??裳〉?,同时提高β比和γ比是可能的。因此,确保读取余量和写入余量是可能的。

    此外,在依据实施方式1的半导体器件中,减少充当用于形成单个晶体管(包括这类存取晶体管)的晕区的注入掩膜的抗蚀剂掩膜是可能的。将给出还依据对比示例的描述。

    在依据对比示例的半导体器件中,首先如图33所示,在半导体衬底11的主表面中形成隔离绝缘薄膜102以限定彼此电隔离的元件形成区103a和103b。然后,在各预定位置形成存取晶体管AL的存取栅电极ALG、存取晶体管AR的存取栅电极ARG、驱动晶体管NL的驱动栅电极NLG和驱动晶体管NR的驱动栅电极NRG以横贯元件形成区103a。此外,在各预定位置形成负载晶体管PL的负载栅电极PLG和负载晶体管PR的负载栅电极PRG以横贯元件形成区103b。注意,在图33中显示了两个SRAM存储器单元(虚线框152a和152b)。

    然后,给出对形成晕区等的形成步骤的描述。如图34所示,首先形成用于形成存取晶体管AL和AR的晕区的抗蚀剂掩膜131。形成抗蚀剂掩膜131以露出区域RAR和区域RAL并覆盖其他区域,在区域RAR中形成虚线框152a内的SRAM存储器单元的存取晶体管AR,在区域RAL中形成虚线框152b内的SRAM存储器单元的存取晶体管AL。

    然后,使用抗蚀剂掩膜131作为注入掩膜,通过倾斜离子注入在露出的元件形成区103a中注入p型杂质,从而形成晕区。此时,在区域RAL中,在元件形成区103a的位于存取晶体管AL的连接至驱动晶体管NL一侧的部分以更大的量注入p型杂质。在区域RAR中,在元件形成区103a的位于存取晶体管AR的连接至驱动晶体管NR的一侧的部分以更大的量注入p型杂质。以这种方式,在存取晶体管AL和AR中形成具有非对称杂质浓度的晕区。之后,移除抗蚀剂掩膜131。

    然后,如图35所示,形成用于形成其他存取晶体管AL和AR的晕区的抗蚀剂掩膜132。形成抗蚀剂掩膜132以露出区域RAL和区域RAR并覆盖其他区域,在区域RAL中形成虚线框152a内的SRAM存储器单元的存取晶体管AL,在区域RAR中形成虚线框152b内的SRAM存储器单元的存取晶体管AR。

    然后,使用抗蚀剂掩膜132作为注入掩膜,通过倾斜离子注入在露出的元件形成区103a中注入p型杂质,从而形成晕区。此时,在区域RAL中,在元件形成区103a的位于存取晶体管AL的连接至驱动晶体管NL一侧的部分以更大的量注入p型杂质。在区域RAR中,在元件形成区103a的位于存取晶体管AR的连接至驱动晶体管NR的一侧的部分以更大的量注入p型杂质。以这种方式,在存取晶体管AL和AR中形成具有非对称杂质浓度的晕区。之后,移除抗蚀剂掩膜132。

    然后,如图36所示,形成用于形成负载晶体管PL和PR的晕区和扩展区的抗蚀剂掩膜133。形成抗蚀剂掩膜133以露出形成虚线框152a中的SRAM存储器单元的负载晶体管PL和PR的区域和形成虚线框152b中的SRAM存储器单元的负载晶体管PL和PR的区域并覆盖形成存取晶体管AL和AR以及驱动晶体管NL和NR的区域。

    然后,使用抗蚀剂掩膜133作为注入掩膜,通过倾斜离子注入在露出的元件形成区103b中注入n型杂质,从而形成晕区。此外,使用抗蚀剂掩膜133作为注入掩膜,在露出的元件形成区103b中注入p型杂质,从而形成扩展区。之后,移除抗蚀剂掩膜133。

    然后,如图37所示,形成用于形成负载晶体管NL和NR的晕区的抗蚀剂掩膜134。形成抗蚀剂掩膜134以露出形成虚线框152a中的SRAM存储器单元的负载晶体管NL和NR的各个区域RNL和RNR和形成虚线框152b中的SRAM存储器单元的负载晶体管NL和NR的各个区域RNL和RNR,并覆盖其他区域。然后,使用抗蚀剂掩膜134作为注入掩膜,通过倾斜离子注入在露出的元件形成区103a中注入p型杂质,从而形成晕区。之后,移除抗蚀剂掩膜134。

    因此,在根据对比示例的半导体器件中,形成包括非对称晕区的每个SRAM存储器单元。对于用于形成包括SRAM存储器单元的非对称晕区在内的晕区的注入掩膜而言,需要至少4个抗蚀剂掩膜(抗蚀剂掩膜131、抗蚀剂掩膜132、抗蚀剂掩膜133和抗蚀剂掩膜134)。

    相对于依据对比示例的半导体器件,在上述的半导体器件中,使用抗蚀剂掩膜31(注入掩膜A)和抗蚀剂掩膜32(注入掩膜B)形成存取晶体管T3和存取晶体管T4的非对称晕区。此外,使用抗蚀剂掩膜33(注入掩膜C)形成负载晶体管T5和T6的晕区。

    也即,在依据对比示例的半导体器件中,为了形成单个晶体管(形成各个SRAM存储器单元)的晕区,需要至少4个注入掩膜(抗蚀剂掩膜)。相对而言,在上述的半导体器件中,使用三个注入掩膜(抗蚀剂掩膜)可形成单个晶体管的晕区。因此,减少至少1个用于使抗蚀剂掩膜形成图案的光刻掩膜版是可能的,并因此有助于降低生产成本。

    在上述的半导体器件中,驱动晶体管T3和T4的成对的晕区17c的杂质浓度与晕区17a(存取晶体管T1和T2的成对的晕区17a和17b中具有较高杂质浓度的晕区)的杂质浓度相同。具体而言,在成对晕区17c中的每一个中,在距驱动晶体管T3和T4的驱动栅电极的侧表面的下端部分之下的半导体衬底的表面部分的深度方向(对应于图9中的箭头F1和F2)上的杂质浓度分布与图10中所示的F1的杂质浓度分布相同。因而,驱动晶体管T3和T4的阈值电压提高以让泄漏电流被抑制,并因此让功耗降低。

    注意,提高的阈值电压在一定程度上影响驱动晶体管T3和T4的运行速度。在上述的半导体器件中,将驱动晶体管T3和T4的驱动栅电极DG1和DG2的宽度设置为大于存取晶体管T1和T2的存取栅电极AG1和AG2的宽度。这提高了驱动晶体管T3和T4的驱动能力让所述驱动晶体管的运行速度得以提高。

    在上述的示例性的情形中,对于前述半导体器件的所述存取晶体管和所述驱动晶体管而言,分别使用注入掩膜A和注入掩膜B执行晕注入A和晕注入B,然后使用注入掩膜B执行扩展注入。然而,还有可能的是,可在执行完所述扩展注入之后,执行所述晕注入。在这种情形中,还有可能的是,可首先使用注入掩膜B相继地执行扩展注入和晕注入B,然后可使用注入掩膜A执行晕注入A。除此以外,还有可能的是,可使用注入掩膜B相继地执行晕注入B和扩展注入,然后可使用注入掩膜A执行晕注入A。

    在形成为注入掩膜A和注入掩膜B的抗蚀剂掩膜31和抗蚀剂掩膜32中,作为开口(空白图案),形成相对于相邻的存取(驱动)栅电极之间的间隔足够大的开口。因此,即使当硼(p型杂质)倾斜地注入,硼可可靠地注入待注入硼的区域,而没有被所述抗蚀剂掩膜遮蔽。

    实施方式1变化形式

    在上述的半导体中,将驱动晶体管T3和T4中的成对晕区17c的杂质浓度设置成相同。然而,对于SRAM的运行而言,从地线Vss向存储节点SN1和SN2的电流并不流入所述驱动晶体管。因此,如图所示,例如图38,还可能的是,将离耦合至存储节点SN1和SN2的S/D区更近的晕区17cc的杂质浓度设置为比离耦合至所述地线的S/D区更近的晕区17c的杂质浓度更低。

    通过与图3中所示半导体器件的制造方法相同的方法形成所得半导体器件,除了使用图39中所示的抗蚀剂掩膜40取代图12中所示的抗蚀剂掩膜31。充当注入掩膜A的抗蚀剂掩膜40具有露出部分区域B的开口和露出整个区域C的开口,抗蚀剂掩膜40覆盖整个区域A、区域B的剩余部分以及PMIS区域RP,所述部分区域B从存取栅电极AG1的侧表面延伸至存取栅电极AG1和驱动栅电极DG1(栅极结构)之间的中点。在图40中显示了沿对应于图4中所示的横截线V-V的横截线的横截面结构。依据变化形式的半导体器件与图5所示的半导体器件不同,因为每个存储器单元的晕区17cc的杂质浓度与晕区17b的杂质浓度相同。

    实施方式2

    在上述的实施方式中,已描述了示例性的情形,其中每个驱动晶体管的成对的晕区的杂质相同。此处,将给出对半导体器件的描述,其中每个存取晶体管的成对的晕区的杂质浓度被非对称地设置,并且每个驱动晶体管的成对的晕区的杂质浓度也被非对称地设置。

    首先,给出对SRAM存储器单元的等效电路的描述。如图41所示,在依据实施方式2的半导体器件的每个存储器单元的存取晶体管T1和T2中,在其中形成的各对晕区17包括耦合至存储节点SN1和SN2的晕区17a和耦合至位线BL和/BL的晕区17b,并且将晕区17a的杂质浓度设置为高于晕区17b的杂质浓度。在驱动晶体管T3和T4中,在其中形成的各对晕区17(17d和17e)包括耦合至存储节点SN?1和SN2的晕区17d和耦合至地电位的晕区17e,并且将晕区17d的杂质浓度设置为高于晕区17e的杂质浓度。注意,该配置在其他方面与图3中所示的等效电路的配置相同,因此相同元件标示为相同附图标记,也不再对其重复描述。

    然后,给出对SRAM存储器单元结构的描述。如图42和图43所示,在每个元件形成区3a的相对于存取栅电极AG1而言位于驱动栅电极DG1的相对侧的部分(位于存取栅电极AG1和存取栅电极AG11之间的区域A),形成晕区17b、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区域3a的位于存取栅电极AG1和驱动栅电极DG1之间的部分(区域B),形成晕区17a、晕区17d、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区3a的相对于驱动栅电极DG1而言位于存取栅电极AG1的相对侧的部分(区域C),形成晕区17e、扩展区15、源区或漏区16以及金属硅化物薄膜19。在元件形成区3a的位于存取栅电极AG11和驱动栅电极DG11之间的部分(区域D),形成晕区17a、晕区17d、扩展区15、源区或漏区16以及金属硅化物薄膜19。在元件形成区3a的相对于驱动栅电极DG11而言位于存取栅电极AG11的相对侧的部分(区域E),形成晕区17e、扩展区15、源区或漏区16以及金属硅化物薄膜19。形成晕区17a和晕区17b以分别到达位于驱动栅电极DG1和驱动栅电极DG11正下方的区域。

    形成存取晶体管T1和T2中的每一个的成对的晕区17a和晕区17b以从侧壁间隔体18正下方的区域延伸并到达存取栅电极AG1正下方的区域。将晕区17a的杂质浓度设置为高于晕区17b的杂质浓度。

    晕区17d是驱动晶体管T3和T4中的每一个的成对的晕区17d和晕区17e中的一个,将晕区17d的杂质浓度设置为与晕区17a的杂质浓度相同,晕区17a是成对的晕区17a和晕区17b中具有较高杂质浓度的一个。另一方面,将晕区17e的杂质浓度设置为与晕区17b的杂质浓度相同,晕区17b是成对的晕区17a和晕区17b中具有较低杂质浓度的一个。

    注意,所述结构在其他方面与上述的半导体器件的结构形同,从而相同的元件标示为相同的附图标记,并且不再重复描述。在图43中,显示了直至对应于第一金属线的铜线29的结构。对于在铜线29的布线结构之上的层中的布线结构而言,应用与图6至图8中所示的布线结构相同的结构。

    然后,给出对上述半导体器件的制造方法的描述。首先,通过与图4中所示的相同的步骤,在半导体衬底1的表面之上形成充当存取栅电极(AG1)的栅极结构G和充当驱动栅电极(DG1)的栅极结构G,界面层6置于栅极结构G和衬底1之间。

    然后,如图44和图45所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜A)的抗蚀剂掩膜36??故醇裂谀?6形成于覆盖区域A和区域C并露出区域B的图案,区域A是每个元件形成区3a的相对于充当存取栅电极AG1的栅极结构G而言位于充当驱动栅电极DG1的栅极结构G的相对侧的部分,区域B是元件形成区3a的位于充当存取栅电极的栅极结构G和充当驱动栅电极DG1的栅极结构G之间的部分,区域C是元件形成区3a的相对于充当驱动栅电极DG1的栅极结构G而言位于充当存取栅电极AG1的栅极结构G的相对侧的部分。

    也即,抗蚀剂掩膜36的单个的开口连续地露出从充当单个SRAM存储器单元的存取栅电极的栅极结构的一个侧表面延伸至充当所述驱动栅电极的栅极结构的一个侧表面的区域??故醇裂谀?6覆盖与充当存取栅电极的栅极结构的所述一个侧表面相对的另一个侧表面,以及元件形成区的相邻于所述另一个侧表面的部分(耦合至位线的区域),覆盖充当相对于所述驱动栅电极的栅极结构的所述一个侧表面的另一侧表面,覆盖所述元件形成区的相邻于所述另一侧表面的区域(耦合至位线的区域),并还覆盖PMIS区域RP。

    然后,如图46所示,使用抗蚀剂掩膜36作为注入掩膜。举例而言,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域B和区域D中露出的p阱4中形成p型杂质区11a。然后,如图47所示,使用相同的抗蚀剂掩膜36作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域B和区域D中的露出的p阱4中形成p型杂质区11b(晕注入A)。之后,移除抗蚀剂掩膜36。注意,在图46所示的步骤和图47所示的步骤中的每次注入,硼以相同注入剂量和注入能量注入。

    然后,如图48所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜B)的抗蚀剂掩膜37??故醇裂谀?7形成为露出包括区域A至区域E的NMIS区域NP并覆盖PMIS区域RP的图案。

    然后,如图49所示,使用抗蚀剂掩膜37(参见图48)作为注入掩膜。举例而言,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域A至区域E中露出的p阱4中形成p型杂质区11c。然后,如图50所示,使用相同的抗蚀剂掩膜37作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域A至区域E中的露出的p阱4中形成p型杂质区11d(晕注入B)。

    注意,在图49所示的步骤和图50所示步骤的每次注入中,硼以相同注入剂量和注入能量注入。在图46和图47所示步骤的注入剂量和在图49和图50所示步骤的注入剂量可被设置为彼此相同或彼此不同。同样地,在图46和图47所示步骤的注入能量和在图49和图50所示步骤中的注入能量可被设置为彼此相同或彼此不同。

    以这种方式,如图51所示,p型杂质区11c和p型杂质区11d在区域A、区域C和区域E中形成,而p型杂质区11a、p型杂质区11b、p型杂质区11c和p型杂质区11d在区域B和区域D中形成。p型杂质区11a、p型杂质区11b、p型杂质区11c和p型杂质区11d中的各部分充当晕区。

    然后,以与图21中所示步骤相同的方式,使用相同的抗蚀剂掩膜37作为注入掩膜,以垂直于半导体衬底1的主表面的方向向半导体衬底1注入磷或砷,从而形成均从p阱4的露出的表面扩展至预定深度的扩展区(图中未示出)。之后,移除掩膜32。

    然后,以与图22中所示步骤相同的方式,形成覆盖NMIS区域RN并露出PMIS区域RP的抗蚀剂掩膜(注入掩膜C在图中未示出)。然后,使用所述抗蚀剂掩膜作为注入掩膜,向半导体衬底1注入磷或砷,从而在元件形成区3b中形成晕区(图中未示出)。然后,向半导体衬底1注入硼,从而形成扩展区(图中未示出)。之后,移除所述抗蚀剂掩膜。

    然后,通过与图23所示的步骤相同的步骤,在所述栅极结构G的两侧表面上形成侧壁间隔体(图中未示出)。然后,通过与图24和图25所示步骤相同的步骤,源区或漏区(图中未示出)均被形成以从p阱4露出的表面扩展至预定的深度。然后,通过与图26中所示步骤相同的步骤,源区和漏区(图中未示出)被形成以从元件形成区3b的露出表面扩展至预定的深度。

    然后,通过与图27中所示步骤相同的步骤,激活源区或漏区16、扩展区15、晕区17a和晕区17b。然后,通过与图28所示步骤相同的步骤,包含氮化镍(举例而言)等的金属硅化物薄膜19形成于源区或漏区16、存取栅电极AG1和驱动栅电极DG1的多晶硅薄膜的露出表面。

    然后,通过与图29中所示步骤相同的步骤,形成应力衬垫薄膜20以覆盖存取栅电极AG1和驱动栅电极DG1。此外,形成包括TEOS等的层间绝缘薄膜21以覆盖应力衬垫薄膜20。然后,通过与图30所示步骤相同的步骤,形成均包括阻挡金属薄膜22和钨薄膜23的插塞24。然后,如图43所示,在层间绝缘薄膜26的沟槽26a中,形成均包括阻挡金属薄膜27和铜薄膜28并充当所述第一金属线的铜线29。

    之后,在铜线29之上,形成第二金属线M21至第二金属线M27(参见图7)以通过通孔V11至通孔V18分别电耦合至铜线29。此外,通过通孔V21和通孔V24,形成第三金属线M31至第三金属线M33(参见图8)以分别电耦合至第二金属线M21至第二金属线M27。以这种方式,形成SRAM内存单元的主要部分。

    在上述的半导体器件中,使用抗蚀剂掩膜36(注入掩膜A)和抗蚀剂掩膜37(注入掩膜B)作为注入掩膜形成存取晶体管T1和T2的晕区和驱动晶体管T3和T4的晕区。另一方面,使用抗蚀剂掩膜33作为注入掩膜(如图22所示的注入掩膜C)形成负载晶体管T5和T6的晕区。因此,以与上述半导体器件相同的方式,可减少至少一个用于对抗蚀剂掩膜进行图案化的光刻掩膜版,这与依据对比示例的半导体器件不同,在对比示例中需要至少4个注入掩膜。因此,有可能降低生成成本。

    在上述半导体器件中,非对称地设置驱动晶体管T3和T4的成对的晕区17d和晕区17e的杂质浓度。也即,将晕区17d的杂质浓度设置为高于另一晕区17e的杂质浓度以与存取晶体管T1和T2的晕区17a的杂质浓度相同,晕区17d是耦合至存储节点SN1和SN2的驱动晶体管T3和T4的成对晕区17(17d和17e)中的一个,晕区17e耦合至地线。具体而言,在距驱动晶体管T3和T4的驱动栅电极的侧表面的下端部分下的半导体衬底的表面部分的深度方向(对应于图9所示的箭头F1和箭头F2)上,在每个晕区17d中的杂质浓度分布与图10中所示的杂质浓度分布F1相同,并在每个晕区17e中的杂质浓度分布与图10中所示的杂质浓度分布F2相同。

    在驱动晶体管T3和T4中,电流从存储节点SN1和SN2流向地电位侧,而并不在相反方向上流动。因此通过将耦合至存储节点的晕区的杂质浓度设置为较高,可能提高驱动晶体管的运行速度。也即,如图31和图32所示,通过将电流流动的上游晕区(耦合至存储节点)的杂质浓度设置为较高,可在相同电流条件下将驱动晶体管的阈值电压设置为低。这让读取数据时的运行速度提高。

    实施方式2变化形式

    在上述的半导体器件中,将存取晶体管的晕区17a的杂质浓度和驱动晶体管的晕区17d的杂质浓度设置为相同级别。然而,对于SRAM的运行而言,从地线Vss向存储节点SN1和SN2的电流并不流过所述驱动晶体管。因此,如图52(举例而言)所示,还可能的是,可将距离耦合至存储节点SN1和SN2的S/D区域更近的晕区17dd的杂质浓度设置为低于晕区17a的杂质浓度。

    以与上述图41的半导体器件的制造方法相同的方法形成所得的半导体器件,除了使用图53中所示的抗蚀剂掩膜38取代图44中所示的抗蚀剂掩膜36。充当注入掩膜A的抗蚀剂掩膜38具有露出部分的区域B的开口,并覆盖整个区域A、区域B的剩余部分、整个区域C以及PMIS区域RP,所述部分的区域B从存取栅电极AG1(栅极结构)的侧表面延伸至存取栅电极AG1和驱动栅电极DG1间的中点。沿对应于图42所示的横截线XLVIII-XLVIII的横截线的横截面结构显示于图54中。依据变化形式的半导体器件与图43中所示的半导体器件不同,因为每个存储器单元的晕区17dd的杂质浓度与晕区17b和17e的杂质浓度相同。

    实施方式3

    此处,给出对下列情形的描述,其中作为被注入以形成nMIS晶体管的晕区的杂质,除了p型杂质之外,碳(C)被注入。

    (第一实施例)

    在第一实施例中,将描述使用实施方式1中描述的单个的抗蚀剂掩膜注入硼和碳的情况。

    首先,给出对SRAM存储器单元的等效电路的描述。如图55所示,在依据所述第一实施例的半导体器件中的存取晶体管T1和T2中,成对的晕区17分别形成于其中,晕区17包括耦合至存储节点SN1和SN2的晕区17g和耦合至位线BL和/BL的晕区17h,并且将晕区17g的杂质浓度设置为高于晕区17h的杂质浓度。在驱动晶体管T3和T4中,成对的晕区17(17j)分别形成于其中,将晕区17的杂质浓度设置为与晕区17g的杂质浓度相同。在晕区17g、晕区17h和晕区17j中的晕区17g和晕区17j中,除了硼之外,碳作为杂质被注入。注意,这个配置与图3中所示等效电路的配置在其他方面相同,因此,相同的元件被标示为相同的附图标记,并且不再重复描述。

    然后,给出对SRAM存储器单元的结构的描述。如图56和图57中所示,在SRAM存储器单元中,在每个元件形成区3a的相对于存取栅电极AG1而言位于驱动栅电极DG1的相对侧的部分(区域A)中,形成晕区17h、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区3a的位于存取栅电极AG1和驱动栅电极DG1之间的部分(区域B)中,形成晕区17g、晕区17j、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区3a的相对于驱动栅电极DG1而言位于存取栅电极AG?1的相对侧的部分(区域C)中,形成晕区17j、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    如图58所示,形成成对的晕区17g和晕区17h以从侧壁间隔体18正下方的区域扩展达到存取栅电极AG1正下方的区域。在晕区17h、晕区17g和晕区17j中,除了硼(p型杂质)之外,还注入碳。将晕区17g的杂质浓度设置为高于晕区17h的杂质浓度。晕区17g中的峰值(最大值)杂质浓度为约6×1018/cm3,晕区17h中的峰值(最大值)杂质浓度为约5×1018/cm3。

    注意,这个结构在其他方面与图4、图5和图9中每一个的结构相同,因此相同的元件被标示为相同的附图标记,并且不再重复描述。

    然后,给出对上述半导体器件的制造方法的描述。在执行如图11所示的相同步骤之后,如图59和图60所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜A)的抗蚀剂掩膜31??故醇裂谀?1形成为覆盖各个元件形成区3a的区域A并露出各个元件形成区3a的区域B和区域C的图案,区域A是元件形成区3a的相对于充当存取栅电极AG1的栅极结构G而言位于充当驱动栅电极DG1的栅极结构G的相对侧的部分,区域B是元件形成区的位于充当存取栅电极AG1的栅极结构G和充当驱动栅电极DG1的栅极结构G之间的部分,区域C是元件形成区的相对于充当驱动栅电极DG1的栅极结构G而言位于充当存取栅电极AG1的栅极结构G的相对侧的部分。

    然后,如图61所示,使用抗蚀剂掩膜31作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,然后还以与注入硼同样的方向向半导体衬底1中注入碳,从而在区域B和区域C中露出的p阱4中形成p型杂质区12a。然后,如图62所示,使用相同的抗蚀剂掩膜31作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,然后还以与注入硼同样的方向向半导体衬底1中注入碳,从而在区域B和区域C中的露出的p阱4中形成p型杂质区12b(晕注入A)。之后,移除抗蚀剂掩膜31。注意,在图61所示的步骤和图62所示的步骤中的每次注入中,以相同的注入剂量和注入能量注入硼。对碳而言,也以相同的注入剂量和注入能量注入碳。

    然后,如图63所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜B)的抗蚀剂掩膜32??故醇裂谀?2形成为露出区域A、区域B和区域C并覆盖PMIS区域RP的图案。也即,形成抗蚀剂掩膜32以露出NMIS区域RN并覆盖PMIS区域RP。

    然后,如图64所示,使用抗蚀剂掩膜32(参见图63)作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域A、区域B和区域C中露出的p阱4中形成p型杂质区12c。然后,如图65所示,使用相同的抗蚀剂掩膜32作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域A、区域B和区域C中的露出的p阱4中形成p型杂质区12d(晕注入B)。从而形成p型杂质区12a、p型杂质区12b、p型杂质区12c和p型杂质区12d的各个部分,并且p型杂质区12c和p型杂质区12d的各个部分充当晕区。

    注意,在图18所示的步骤和图19所示的步骤中的每次注入中,以相同的注入剂量和注入能量注入硼。对硼注入剂量而言,可将在图14和图15所示的步骤中的注入剂量和图18和图19所示的步骤中的注入剂量设置为彼此相同或是彼此不同。同样地,对于硼注入能量而言,可将在图14和图15所示的步骤中的注入能量和图18和图19所示的步骤中的注入能量设置为彼此相同或是彼此不同。

    然后,以与图21所示步骤相同的方式,使用相同的抗蚀剂掩膜32作为注入掩膜,注入磷或砷,从而形成扩展区(图中未示出),该扩展区从p阱4的露出的表面扩展至预定深度(扩展注入)。之后,移除抗蚀剂掩膜32。

    然后,以与图23所示步骤相同的方式,形成覆盖NMIS区RN并露出PMIS区RP的抗蚀剂掩膜(图中未示出的注入掩膜C)。然后,使用抗蚀剂掩膜作为注入掩膜,向半导体衬底1注入磷或砷,从而在元件形成区3b中形成晕区(图中未示出)。然后,向半导体衬底1注入硼,从而形成扩展区(图中未示出)。之后,通过与图23至图30所示步骤的相同的步骤,如图57所示,形成对应于所述第一金属线的铜线29。随后还形成与图6至图8中每幅图中所示的布线结构相同的结构,借以形成SRAM存储器单元的主要部分。

    在上述的半导体器件中,除了实施方式1中描述的减少掩膜的效果,还取得下列效果。首先,因为诸如晕区之类的晶体管的杂质区的杂质浓度提高,阈值变化倾向于变大。在上述的半导体器件中,通过向杂质区注入碳,降低了杂质区的杂质浓度。这抑制了所述晶体管的阈值变化,并允许执行更稳定的运行。

    对于所述晕区的硼浓度而言,将晕区17g的硼浓度设置为高于晕区17h的硼浓度。然而,还有可能的是,将晕区17g的硼浓度和晕区17h的硼浓度设置为相同。仅在晕区17g中存在的碳可允许电流量依赖于电流流动方向的非对称特征。因此,在图61和图62所示的步骤中,省略硼注入是可能的。

    在实施方式1的变化形式中,对于注入掩膜A而言,可使用具有与图39所示的抗蚀剂掩膜40的图案相同图案的抗蚀剂掩膜取代图59中所示的抗蚀剂掩膜31。在这种情形中,在围绕耦合至存储节点SN1和SN2的源区或漏区而提供的晕区17j中,并不注入碳,并且晕区17j的硼浓度与晕区17h的硼浓度在相同数量级上。

    (第二实施例)

    在第二实施例中,描述使用实施方式2中描述的单个的抗蚀剂掩膜注入硼(p型杂质)和碳的情形。如图66所示,在依据第二实施例的半导体器件的存取晶体管T1和T2中,形成于其中的各对晕区17包括耦合至存储节点SN1和SN2的晕区17k和耦合至位线BL和位线/BL的晕区17m,并且将晕区17k的杂质浓度设置为高于晕区17m的杂质浓度。在驱动晶体管T3和T4中,形成于其中的各对晕区17(17p和17n)包括耦合至存储节点SN1和SN2的晕区17n和耦合至地电位的晕区17p,并且将晕区17n的杂质浓度设置为高于晕区17p的杂质浓度。碳作为除硼之外的杂质注入晕区17k、晕区17m、晕区17n和晕区17p中的晕区17k和晕区17n中。

    然后,给出对上述半导体器件的制造方法的描述。在执行完与图11所示步骤相同的步骤之后,如图67和图68所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜A)的抗蚀剂掩膜36??故醇裂谀?6形成为覆盖各元件形成区3a的区域A和元素形成区3a的区域C并露出元件形成区3a的区域B,区域A是元件形成区3a的相对于充当存取栅电极AG1的栅极结构G而言位于充当驱动栅电极DG?1的栅极结构G的相对侧的部分,区域B是元件形成区3a的位于充当存取栅电极AG1的栅极结构G和充当驱动栅电极DG1的栅极结构G之间的部分,区域C是元件形成区3a的相对于充当驱动栅电极DG1的栅极结构G而言位于充当存取栅电极AG1的栅极结构G的相对侧的部分。

    然后,如图69所示,使用抗蚀剂掩膜36作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,然后还以与注入硼同样的方向向半导体衬底1中注入碳,从而在区域B和区域C中露出的p阱4中形成p型杂质区12a。然后,如图70所示,使用相同的抗蚀剂掩膜36作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,然后还以与注入硼同样的方向向半导体衬底1中注入碳,从而在区域B和区域C中的露出的p阱4中形成p型杂质区12b(晕注入A)。之后,移除抗蚀剂掩膜36。

    然后,如图71所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜B)的抗蚀剂掩膜37??故醇裂谀?7形成为露出区域A、区域B和区域C并覆盖PMIS区域RP的图案。也即,形成抗蚀剂掩膜37以露出NMIS区域RN并覆盖PMIS区域RP。

    然后,如图72所示,使用抗蚀剂掩膜37(参见图71)作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从一侧注入硼,从而在区域A、区域B和区域C中露出的p阱4中形成p型杂质区12c。然后,如图73所示,使用相同的抗蚀剂掩膜37作为注入掩膜,相对于垂直于半导体衬底1的主表面的方向倾斜地(θ=约7°)以与栅极结构G延伸方向大体正交的方向从相对于所述一侧的另一侧注入硼,从而在区域A、区域B和区域C中的露出的p阱4中形成p型杂质区12d(晕注入B)。从而形成p型杂质区12a、p型杂质区12b、p型杂质区12c和p型杂质区12d的各个部分,并且p型杂质区12c和p型杂质区12d的各个部分充当晕区。

    然后,以与图21所示步骤相同的方式,使用相同的抗蚀剂掩膜37作为注入掩膜,向半导体衬底1注入磷或砷,从而形成扩展区(图中未示出),每个扩展区从p阱4的露出的表面扩展至预定的深度(扩展注入)。之后,移除抗蚀剂掩膜37。

    然后,以与图22所示步骤相同的方式,形成覆盖NMIS区域RN并露出PMIS区域RP的抗蚀剂掩膜(图中未示出的注入掩膜C)。然后,使用所述抗蚀剂掩膜作为注入掩膜,向半导体衬底1注入磷或砷,从而在元件形成区3b中形成晕区(图中未示出)。然后,向半导体衬底1中注入硼,从而形成扩展区(图中未示出)。之后,通过与图23至图30中所示步骤相同的步骤,如图74所示,形成对应于第一金属线的铜线29。随后还形成于图6至图8中每幅图所示的布线结构相同的结构,借此形成SRAM存储器单元的主要部分。

    在上述的半导体器件中,除了在实施方式2中所述的减少掩膜和提高晶体管运行速度的效果之外,还获取下列效果。也即,如第一实施例所述,因为诸如晕区之类的所述晶体管的杂质区的杂质浓度增加,阈值变化倾向于加大。然而,通过向杂质区注入碳,杂质区的杂质浓度得以降低。这抑制了所述晶体管的阈值变化,并允许执行更稳定的运行。

    对于所述晕区的硼浓度而言,将晕区17k的硼浓度设置为高于晕区17m的硼浓度。然而,还有可能的是,将晕区17k的硼浓度和晕区17m的硼浓度设置成相同。仅在晕区17k中存在的碳可允许电流量依赖于电流流动方向的非对称特征。因此,在图72和图73所示的步骤中,省略硼注入是可能的。

    在实施方式2的变化形式中,对于注入掩膜A而言,可使用具有与图53所示的抗蚀剂掩膜38的图案相同图案的抗蚀剂掩膜取代图67中所示的抗蚀剂掩膜36。在这种情形中,在围绕耦合至存储节点SN1和SN2的源区或漏区而提供的晕区17h中,并不注入碳,并且晕区17n的硼浓度与晕区17m和晕区17p的硼浓度在相同数量级上。

    实施方式4

    在本实施方式中,给出对具有与上述每个半导体器件中SRAM存储器单元的布局图案不同的布局图案的半导体器件的描述。如图75所示,SRAM单元阵列具有在半导体衬底的主表面上的设置为矩阵的多个存储器单元,该矩阵具有多列和多行(在图75中,4列×4行)。在所述半导体器件的SRAM单元阵列中,单个的SRAM存储器单元52a的图案均为相同尺寸和相同形状,并被布置于相同位置并且没有被镜面对称地反转。

    首先,给出对每个SRAM存储器单元的等效电路的描述。如图76所示,在依据实施方式4的半导体器件的存取晶体管T1和T2中,形成于其中的成对的晕区17包括耦合至存储节点SN1和SN2的晕区17t和耦合至位线BL和位线/BL的晕区17u,并且将晕区17t的杂质浓度设置为高于晕区17u的杂质浓度。在驱动晶体管T3和T4中,形成于其中的各对晕区17(17v)具有与晕区17u的杂质浓度相等的杂质浓度。注意,这个配置与图3所示的等效电路的配置在其他方面相同,因此相同的元件以相同的附图标记标示出,并不再重复描述相同的元件。

    然后,给出对SRAM存储器单元的结构的描述。如图77所示,在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和元件形成区3b。在元件形成区3a,提供在第一方向(X方向)上延伸的部分3aX和在第二方向上延伸的部分3aY。

    在元件形成区3a,形成存取晶体管T1和T2以及驱动晶体管T3和T4为n沟道MIS晶体管。存取晶体管T1和T2置于元件形成区3aY,而驱动晶体管T3和T4置于元件形成区3aX。形成存取晶体管T1和T2的存取栅电极AG1和AG2以在X方向上延伸并横贯元件形成区3a。形成驱动晶体管T3和T4的驱动栅电极DG1和DG2以在Y方向上延伸并横贯元件形成区3b。

    布置元件形成区3b以与元件形成区3aX间隔开的方式在所述第一方向(X方向)上延伸。在元件形成区3b中,形成负载晶体管T5和T6作为p沟道MIS晶体管。形成负载晶体管T5和T6的负载栅电极LG1和LG2以在Y方向上延伸并横贯元件形成区3b。注意,在图77中,显示出4个单元为SRAM存储器单元。

    在每个元件形成区3a的相对于存取栅电极AG1而言位于驱动栅电极DG1的相对侧的部分(区域A)中,形成晕区17u、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在元件形成区3a的位于存取栅电极AG1和驱动栅电极DG1之间的部分(区域B)中,形成晕区17t、晕区17v、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    在每个元件形成区3a的相对于驱动栅电极DG?1而言位于存取栅电极AG1的相对侧的部分(区域C)中,形成晕区17v、扩展区15、源区或漏区16以及金属硅化物薄膜19。形成晕区17v和晕区17u以到达存取栅电极AG1正下方的区域,而形成晕区17v以到达驱动栅电极DG1正下方的区域。

    形成诸如氮化硅薄膜之类的应力衬垫薄膜20以覆盖存取栅电极AG1和驱动栅电极DG1。形成诸如TEOS薄膜之类的层间绝缘薄膜21以覆盖应力衬垫薄膜20。形成延伸通过层间绝缘薄膜21和应力衬垫薄膜20以与金属硅化物薄膜19电耦合的插塞24。每个插塞24包括阻挡诸如TiN薄膜之类的金属薄膜22和钨薄膜23。

    在层间绝缘薄膜21上形成诸如氮化硅薄膜之类的刻蚀阻挡薄膜25以覆盖插塞24。在刻蚀阻挡薄膜25上形成诸如氧化硅薄膜之类的层间绝缘薄膜26。形成延伸通过层间绝缘薄膜26和刻蚀阻挡薄膜25以与插塞24电耦合的铜线29。每个铜线29包括诸如TaN薄膜之类的阻挡金属薄膜27和铜薄膜28。

    然后,给出对耦合单个的晶体管的多层布线结构的描述。如图79、图80和图81所示,在依据实施方式4的半导体器件中,在充当第一金属线M11至第一金属线M19的铜线29之上,形成第二金属线M21至第二金属线M25,并在第二金属线M21至第二金属线M25之上,形成第三金属线M31至第三金属线M34。

    存取晶体管T1的S/D区之一(区域A)通过接触C4(插塞24)、第一金属线M14(铜线29)、通孔V13、第二金属线M21和通孔V22电耦合至充当位线BL的第三金属线M32。存取晶体管T1的S/D区中另一个(区域B)通过接触C5(插塞24)、第一金属线M15和接触C6电耦合至负载晶体管T5的S/D区之一(区域)。

    存取晶体管T1的S/D区中的另一个(区域B)和驱动晶体管T3的S/D区之一(区域B)通过接触C5(插塞24)、第一金属线M15、通孔V14、第二金属线M25以及通孔V17电耦合至驱动晶体管T4的驱动栅电极DG2和负载晶体管T6的负载栅电极LG2。存取晶体管T1的SD区中另一个也电耦合至驱动晶体管T3的S/D区之一。存取晶体管T1的存取栅电极AG1形成为字线WL的部分。

    驱动晶体管T3的S/D区的另一个(区域C)电耦合至通过接触C1(插塞24)固定至地电位的第一金属线M11。负载晶体管T5的S/D区的另一个通过接触C2、第一金属线M12、通孔V11、第二金属线M23和通孔V21电耦合至作为电源线的第三金属线M31。

    存取晶体管T2的S/D区之一通过接触C7、第一金属线M16、通孔V15、第二金属线M24和通孔V23电耦合至充当位线/BL的第三金属线M33。存取晶体管T2的S/D区中的另一个通过接触C8、第一金属线M17和接触C9电耦合至负载晶体管T6的S/D区之一(区域)。

    存取晶体管T2的S/D区中的另一个和驱动晶体管T4的S/D区之一通过接触C8(插塞24)、第一金属线M17、通孔V16、第二金属线M22、通孔V12电耦合至驱动晶体管T3的驱动栅电极DG1和负载晶体管T5的负载栅电极LG1。存取晶体管T2的S/D区中的另一个电耦合至驱动晶体管T4的S/D区之一。存取晶体管T2的存取栅电极AG2形成为字线WL的部分。

    然后,给出对上述半导体器件的制造方法的描述。在所述半导体器件中,除了SRAM之外还包括逻辑电路等。然而,主要给出对形成存取晶体管T1和驱动晶体管T3的方法的描述。

    首先,在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和元件形成区3b(参见图77)。然后,如图82所示,p阱形成于每个元件形成区3a中。然后以如下形式形成充当存取栅电极(AG1)的栅极结构G和充当驱动栅电极(DG1)的栅极结构G:具有预定介电常数的高k薄膜7、具有预定功函数的金属薄膜8和多晶硅薄膜9堆叠于半导体衬底1的表面上,并将界面层6置于半导体衬底1和高k薄膜7之间。然后,在半导体衬底1上,举例而言,形成氮化硅薄膜(图中未示出)以覆盖栅极结构G。然后,对所述氮化硅薄膜执行各向异性刻蚀以在所述栅极结构G的两侧上形成偏移间隔体10。

    然后,如图83所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜A)的抗蚀剂掩膜41??故醇裂谀?1形成为露出NMIS区域RN并覆盖PMIS区域RP的图案,元件形成区3a形成于NMIS区域RN,元件形成区3b形成于PMIS区域RP。然后,使用抗蚀剂掩膜41作为注入掩膜,以预定的方向注入硼。

    首先,如图84所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ=约7°)的方向E3(参见图83)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13a。

    然后,如图85所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ=约7°)的方向E4(参见图83)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13b。

    然后,如图86所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ=约7°)的方向E1(参见图83)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13c。

    然后,如图87所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ=约7°)的方向E2(参见图83)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13d(晕注入A)。

    通过将从方向E2注入的硼的注入剂量设置为高于从方向E1、方向E3和方向E4注入的硼的注入剂量,在p阱4中形成充当晕区(具有非对称杂质浓度)的杂质区,存取栅电极AG1(AG2)布置于p阱4上。注意,从方向E1至方向E4注入的硼具有相同的注入能量。

    然后,如图88所示,使用相同的抗蚀剂掩膜41(参见图83)作为注入掩膜,向半导体衬底1注入磷或砷,从而形成扩展区15,扩展区15均从p阱4露出的表面扩展至预定的深度(扩展注入)。之后,移除抗蚀剂掩膜41。

    然后,如图89所示,形成覆盖NMIS区域RN并露出PMIS区域RP的抗蚀剂掩膜42(注入掩膜B)。然后,使用抗蚀剂掩膜42作为注入掩膜,向半导体衬底1注入磷或砷,从而在元件形成区3b中形成晕区(图中未示出)。然后,向半导体衬底1中注入硼,从而形成扩展区(图中未示出)。之后,移除抗蚀剂掩膜42。

    然后,举例而言,相继形成氧化硅薄膜和氮化硅薄膜(图中均未示出)以覆盖栅极结构G(存取栅电极AG1、驱动栅电极DG1等)。然后,对所述氧化硅薄膜和所述氮化硅薄膜执行各向异性刻蚀以在所述栅极结构G的两侧侧表面之上形成侧壁间隔体18,侧壁间隔体18均包含氧化硅薄膜18a和氮化硅薄膜18b。

    然后,形成露出NMIS区域RN并覆盖PMIS区域RP的抗蚀剂掩膜(图中未示出)。然后,如图90所示,使用抗蚀剂掩膜、侧壁间隔体等作为注入掩膜,向半导体衬底1注入磷或砷,从而形成源区或漏区16,源区或漏区16均从p阱4的露出的表面扩展至预定深度。之后,移除所述抗蚀剂掩膜。

    然后,形成覆盖NMIS区RN并露出PMIS区RP的抗蚀剂掩膜(图中未示出)。然后,使用抗蚀剂掩膜作为注入掩膜,向半导体衬底1注入硼,从而形成源区或漏区(图中未示出),所述源区或漏区从元件形成区3b的露出的表面扩展至预定的深度。之后,移除所述抗蚀剂掩膜。

    然后,执行预定的退火工艺以热扩散所注入的杂质,从而激活源区或漏区16、扩展区15、晕区17t、晕区17u和晕区17v。此时,通过杂质热扩散,源区或漏区16、扩展区15、晕区17t、晕区17u和晕区17v在横向上和纵向(深度)上扩展。

    然后,如图91所示,通过硅化物工艺,包含硅化镍等的金属硅化物薄膜19形成于源区或漏区16、存取栅电极AG1和驱动栅电极DG1的多晶硅薄膜的露出的表面。然后,如图92所示,形成诸如氮化硅薄膜之类的应力衬垫薄膜20以覆盖存取栅电极AG1和驱动栅电极DG1。然后,形成包含TEOS等的层间绝缘薄膜21以覆盖应力衬垫薄膜20。

    然后,如图93所示,对层间绝缘薄膜21执行各向异性刻蚀以形成露出金属硅化物薄膜19的接触孔21a。然后,在接触孔21a中,形成均包括阻挡金属薄膜22和钨薄膜23的插塞24。然后,形成诸如氮化硅薄膜之类的刻蚀阻挡薄膜25和诸如氧化硅薄膜之类的层间绝缘薄膜26以覆盖插塞24。然后,形成沟槽26a以露出插塞24的表面。然后,在沟槽26a中,形成均包括阻挡金属薄膜27和铜薄膜28的铜线29。铜线29对应于所述第一金属线。

    之后,形成层间绝缘薄膜(图中未示出)以覆盖铜线29。在所述层间绝缘薄膜中,通过与形成插塞24的方法相同的方法形成通孔V11至通孔V18(参见图80)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V11至V18。在所述层间绝缘薄膜中,以与形成铜线29的方法相同的方法形成第二金属线M21至第二金属线M25(参见图80)。

    然后,形成层间绝缘薄膜(图中未示出)以覆盖第二金属线M21至第二金属线M25。在所述层间绝缘薄膜中,通过与形成插塞24的方法相同的方法形成通孔V21至通孔V24(参见图81)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V21至V24。在所述层间绝缘薄膜中,以与形成铜线29的方法相同的方法形成第三金属线M31至第三金属线M34(参见图81)。以这种方式,形成SRAM存储器单元的主要部分。

    在上述的半导体器件中,使用抗蚀剂掩膜41(图83中所示的注入掩膜A)作为注入掩膜形成存取晶体管T1和T2的非对称晕区以及驱动晶体管T3和T4的晕区。此外,使用抗蚀剂掩膜42(图89中所示的注入掩膜B)作为注入掩膜形成负载晶体管T5和T6的晕区。也即,为了形成单个的晶体管(形成SRAM存储器单元)的晕区,在上述的半导体器件中,使用两个抗蚀剂掩膜作为注入掩膜以让单个的晶体管的晕区得以形成。

    在依据实施方式4的半导体器件中,存取晶体管的存取栅电极在多个存储器单元中以相同的方向延伸,所述多个存储器单元设置为在矩阵中彼此相邻。此外,当以平面图观察半导体衬底的主表面时,在所述多个存储器单元的每一个中,每个存取晶体管的源区或漏区之一(区域B)的方向相对于它的另一个源区或漏区(区域A)是相同的,所述源区或漏区之一耦合至所述位线,所述另一个源区或漏区充当存储节点。因此,对于注入掩膜而言,无需对晕区17t和晕区17u提供非对称杂质浓度(不同的杂质浓度)。因此,依据上述的每个实施方式,有可能再减少一个用于所述半导体器件的光刻掩膜版,这在数字上小于依据对比示例的半导体器件所需的至少4个注入掩膜。因此,可减去所述光刻掩膜版中的至少两个。这进一步地降低了生产成本。

    此外,在所述多个存储器单元中的每一个中,驱动晶体管的驱动栅电极还被布置为以相同的方向(与所述存取栅电极正交的方向)延伸。因此,提供每个驱动晶体管的具有对称杂质浓度的成对的晕区17v是可能的。

    注意,在上述的半导体器件的制造方法中,描述了示例性的情形,其中在晕注入A中,将从E2方向注入时的注入剂量设置为高于从方向E1、方向E3和方向E4注入时的注入剂量。此外,还有可能的是,将从方向E2、方向E3和方向E4注入时的注入剂量设置为相同,并且将从E1方向注入时的注入剂量设置为低于前述注入剂量。

    实施方式5

    在本实施方式中,给出对半导体器件另一实施例的描述,其中每个SRAM单元以相同的定向来布置。

    首先,给出对每个SRAM存储器单元的等效电路的描述。如图94所示,在依据实施方式5的半导体器件的存取晶体管T1和T2中,将分别形成于其中的成对的晕区17(17w和17x)的杂质浓度设置为相同。此外,耦合至存储节点SN1和SN2的晕区17w的形状和耦合至位线BL和位线/BL的晕区17x的形状被设计成相对于存取栅电极是非对称的。在驱动晶体管T3和T4中,分别形成于其中的成对的晕区17(17y)具有相等的杂质浓度,该杂质浓度与晕区17w和晕区17x的杂质浓度相同。注意,这个配置与图3中所示等效电路的配置在其他方面相同,因此,相同的元件被标示为相同的附图标记,并且不再重复描述。

    然后,给出对SRAM存储器单元结构的描述。如图95和图96所示,在每个元件形成区3a的相对于存取栅电极AG1而言位于驱动栅电极DG1的相对侧的部分(区域A)中,形成晕区17x、扩展区15、源区或漏区16以及金属硅化物薄膜19。在所述元件形成区3a的位于存取栅电极AG1和驱动栅电极DG1之间的部分(区域B)中,形成晕区17w、晕区17y、扩展区15、源区或漏区16以及金属硅化物薄膜19。在所述元件形成区3a的相对于驱动栅电极DG?1而言位于存取栅电极AG1的相对侧的部分(区域C)中,形成晕区17y、扩展区15、源区或漏区16以及金属硅化物薄膜19。

    如图97所示,具体而言,在存取晶体管T1(T2)中形成晕区17w和晕区17x以相对于存取栅电极AG1(AG2)在其栅长方向上具有非对称的形状。也即,形成晕区17w从而朝存取栅电极的栅长方向上的中点正下方的区域扩展以达到比晕区17x所达到的部分更朝内的部分。注意,这个配置与图77和图78等所示的配置在其他方面相同,因此相同的元件标示为相同的附图标记,并且不再重复对相同元件的描述。

    然后,给出对上述半导体器件的制造方法的描述。在执行完与图82所示步骤的相同的步骤后,如图98所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(掩膜A)的抗蚀剂掩膜41??故醇裂谀?1形成为露出NMIS区域RN并覆盖PMIS区域RP的图案,所述元件形成区3a形成于NMIS区域RN,所述元件形成区3b形成于PMIS区域RP。然后,使用抗蚀剂掩膜41作为注入掩膜,以预定的方向注入硼。

    首先,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ1=约7°至约8°)的方向E3和方向E4(参见图98)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13a和p型杂质区13b。然后,如图99所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ1=约7°至约8°)的方向E1(参见图98)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13c。

    然后,如图100所示,使用抗蚀剂掩膜41作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ2=约10°至约11°)的方向E2(参见图98)注入硼,从而在元件形成区3a中露出的p阱4中形成p型杂质区13d(晕注入A)。在以方向E2的注入中,设置注入角θ2大于以方向E1注入的注入角θ1,这样硼被引入存取栅电极AG1(AG2)正下方的更靠内的区域(栅长方向上的中间部分的下方)。注意,硼以方向E1至方向E4中的每一个方向,以相同的注入能量注入。

    然后,如图101所示,在栅极结构G的两个侧表面上形成侧壁间隔体18。然后,形成从NMIS区RN中的p阱4的露出的表面扩展预定深度的源区或漏区16。然后,形成从PMIS区RP中的元件形成区3b的表面扩展预定深度的源区或漏区(图中未示出)。然后,执行预定的退火工艺以热扩散所注入的杂质,从而激活源区或漏区16、扩展区15和晕区17w、晕区17x和晕区17y。然后,通过硅化物工艺,在源区或漏区16、存取栅电极AG1和驱动栅电极DG1的多晶硅的露出表面上包括硅化镍等的金属硅化物薄膜19。

    然后,形成诸如氮化硅薄膜之类的应力衬垫薄膜20以覆盖存取栅电极AG1和驱动栅电极DG1。然后,形成包含诸如TEOS之类的层间绝缘薄膜21以覆盖应力衬垫薄膜20。然后,在层间绝缘薄膜21中形成接触孔21a以露出金属硅化物薄膜19。然后,在接触孔21a中,形成均包括阻挡金属薄膜22和钨薄膜23的插塞24。然后,形成诸如氮化硅薄膜之类的刻蚀阻挡薄膜25和诸如氧化硅薄膜之类的层间绝缘薄膜26以覆盖插塞24。然后,形成沟槽26a以露出插塞24的表面。然后,在沟槽26a中,形成均包括阻挡金属薄膜27和铜薄膜28的铜线29。铜线29对应于所述第一金属线。

    之后,形成层间绝缘薄膜(图中未示出)以覆盖铜线29。在所述层间绝缘薄膜中,通过与形成插塞24的方法相同的方法形成通孔V11至通孔V18(参见图80)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V11至V18。在所述层间绝缘薄膜中,以与形成铜线29的方法相同的方法形成第二金属线M21至第二金属线M25(参见图80)。

    然后,形成层间绝缘薄膜(图中未示出)以覆盖第二金属线M21至第二金属线M25。在所述层间绝缘薄膜中,通过与形成插塞24的方法相同的方法形成通孔V21至通孔V24(参见图81)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V21至V24。在所述层间绝缘薄膜中,以与形成铜线29的方法相同的方法形成第三金属线M31至第三金属线M33(参见图81)。以这种方式,形成SRAM存储器单元的主要部分。

    在上述的半导体器件中,形成存取晶体管T1(T2)的晕区17w以朝存取栅电极AG1(AG2)的栅长方向上的中部正下方的区域扩展,从而达到比晕区17x所达到的部分更靠内的部分。在这种情形中,如果阈值电压相同,允许从晕区17w流向晕区17x的电流量大于从晕区17x流向晕区17w的电流量。由于晕区17w形成于所述存储节点侧,而晕区17x形成于位线侧,在不降低γ比的前提下提高β比以及在不降低β比的前提下提高γ比是可能的??裳〉?,同时提高β比和γ比是可能的。因此,可确保读取余量和写入余量。

    此外,使用抗蚀剂掩膜41(图98中所示的注入掩膜A)作为注入掩膜形成存取晶体管T1和T2的晕区17w和晕区17x以及驱动晶体管T3和T4的晕区17y。具体而言,通过改变注入角度,形成具有非对称形状的晕区17w和晕区17x。此外,使用抗蚀剂掩膜42(图89中所示的注入掩膜B)作为注入掩膜形成负载晶体管T5和T6的晕区。也即,为了形成单个的晶体管(形成SRAM存储器单元)的晕区,在上述的半导体器件中,两个抗蚀剂掩膜让单个的晶体管的晕区得以形成。

    因此,依据实施方式1至实施方式5,有可能再减少一个用于所述半导体器件的光刻掩膜版,这在数字上小于依据对比示例的半导体器件所需的至少4个注入掩膜。因此,可减去所述光刻掩膜版中的至少两个。这进一步地降低了生产成本。

    实施方式6

    在本实施方式中,给出对具有存取晶体管的半导体器件的描述,在所述存取晶体管中,栅长相对于栅宽方向变化。

    首先,给出对SRAM存储器单元的结构的描述。如图102所示,在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和元件形成区3b。在NMIS区域RN中形成元件形成区3a。在元件形成区3a中,存取晶体管T1和T2以及驱动晶体管T3和T4形成为n沟道MIS晶体管。元件形成区3b形成于PMIS区RP。在元件形成区3b中,形成负载晶体管T5和T6为p沟道MIS晶体管。

    形成存取晶体管T1和T2的存取栅电极AG1和AG2以及驱动晶体管T3和T4的驱动栅电极DG1和DG2以便横贯元件形成区3a。形成负载晶体管T5和T6的负载栅电极LG1和LG2以便横贯元件形成区3b。存取栅电极AG1和AG2、驱动栅电极DG1和DG2和负载栅电极LG1和LG2均形成为在一个方向延伸。

    在每个元件形成区3a的相对于存取栅电极AG1(AG2)而言位于驱动栅电极DG1(DG2)的相对侧的部分(区域A)中,形成晕区17、扩展区15、源区或漏区16等。在元件形成区3a的位于存取栅电极AG1(AG2)和驱动栅电极DG1(DG2)之间的部分(区域B)中,形成晕区17、扩展区15、源区或漏区16等。

    在每个元件形成区3a的相对于驱动栅电极DG1(DG2)而言位于存取栅电极AG1(AG2)的相对侧的部分(区域C)中,形成晕区17、扩展区15、源区或漏区16等。形成晕区17中每一个以到达对应的存取栅电极AG1(AG2)正下方的区域或对应的驱动栅电极DG1(DG2)正下方的区域(图中未示出)。

    然后给出对电耦合单个的晶体管的多层布线结构的描述。如图103、图104和图105所示,在根据实施方式6的半导体器件中,在第一金属线M11至第一金属线M110之上,形成第二金属线M21至第二金属线M27,并在第二金属线M21至第二金属线M27之上,形成第三金属线M31至第三金属线M33。

    存取晶体管T1的S/D区之一(区域A)通过接触C4、第一金属线M15以及通孔V13电耦合至充当位线BL的第二金属线M23。存取晶体管T1的S/D区中另一个(区域B)通过接触C3、第一金属线M14和接触C6电耦合至负载晶体管T5的S/D区之一(区域)、负载晶体管T6的负载栅电极LG2和驱动晶体管T4的驱动栅电极DG2。存取晶体管T1的S/D区中的另一个(区域B)还电耦合至驱动晶体管T3的S/D区之一(区域B)。

    存取晶体管T1的存取栅电极AG1通过接触C1、第一金属线M12、通孔V12、第二金属线M22和通孔22电耦合至充当字线WL的第三金属线M32。驱动晶体管T3的S/D区的另一个(区域C)通过接触C2、第一金属线M11、通孔V11、第二金属线M21和通孔V21电耦合至固定至地电位的第三金属线M31。负载晶体管T5的S/D区的另一个通过接触C5、第一金属线M13和通孔V14电耦合至作为电源线的第二金属线M24。

    存取晶体管T2的S/D区之一通过接触C9、第一金属线M16和通孔V16电耦合至充当位线/BL的第二金属线M25。存取晶体管T2的S/D区中的另一个通过接触C10、第一金属线M17和接触C7电耦合至负载晶体管T6的S/D区之一(区域)、负载晶体管T5的负载栅电极LG1和驱动晶体管T3的驱动栅电极DG1。存取晶体管T2的S/D区中的另一个还电耦合至驱动晶体管T4的S/D区之一。

    存取晶体管T2的存取栅电极AG2通过接触C12、第一金属线M19、通孔V17、第二金属线M26和通孔23电耦合至充当字线的第三金属线M32。驱动晶体管T4的S/D区中的另一个通过接触C11、第一金属线M110、通孔V18、第二金属线M27和通孔24电耦合至固定至地电位的第三金属线M33。负载晶体管T6的S/D区中的另一个通过接触C8、第一金属线M18和通孔V15电耦合至充当电源线的第二金属线M24。

    如图102的虚线框61所示,具体而言,在上述半导体器件的存取晶体管T1和T2的存取栅电极AG1和AG2中,以如下形式提供变形的部分HG:侧部AS1在栅长上减小以与另一侧部AS2更为接近,侧部AS1是互相相对的两个侧部AS1和AS2中的位于耦合至位线一侧(在区域A中)的侧部,侧部AS2位于耦合至所述存储节点的一侧(在区域B中)。由于形成了这种变形部分HG,可获得与晕区之一的杂质浓度高于另一晕区的杂质浓度的情形中所获得功能和效果相同的功能和效果。

    然后,给出对上述半导体器件的制造方法的描述。首先,在半导体衬底1的主表面中,形成隔离绝缘薄膜2以限定彼此电隔离的元件形成区3a和元件形成区3b(参见图106)。

    然后,以如下形式形成充当存取晶体管、驱动晶体管和负载晶体管的各栅电极的单个的层:具有预定介电常数的高k薄膜、具有预定功函数的金属薄膜和多晶硅薄膜堆叠于半导体衬底1的表面之上,并将界面层置于其间,各个层充当存取晶体管、驱动晶体管以及负载晶体管的相应栅电极。然后,如图106所示,对所述单个的层执行预定的光刻工艺和刻蚀工艺以形成充当所述栅电极的层45。此时,如虚线框61所示,在充当所述栅电极的存取晶体管部分中,对变形部分HG进行了图案化。

    为了形成具有变形部分HG的层45,制备具有图107所示的掩膜版图案45a的光刻掩膜版44。掩膜版图案45a具有横向延长的矩形形状,并且其厚度L对应于所述驱动晶体管和所述负载晶体管的各栅电极的栅长。在掩膜版图案45a的纵向的一个侧表面上,具有两个突出形状。具体而言,掩膜版图案45a具有直线侧边45a1、均与直线侧边45a1相对并设置为彼此平行的直线侧边45a2和直线侧边45a3。侧边45a1和侧边45a2之间的距离大于侧边45a1与侧边45a3之间的距离。侧边45a2和侧边45a3用均以与纵向正交的方向延伸的直线侧边接合。

    在对齐光刻掩膜版以将每个元件形成区3a的区域A置于所述两个突出形状之间后,涂覆于所述半导体衬底上的光致抗蚀剂通过光刻掩膜版暴露于光线。掩膜版图案45a的图案形状转移至所述光致抗蚀剂,并且使掩膜版图案45a的压缩/突出部分的角部分变圆并被转移至所述光致抗蚀剂。通过变圆的光致抗蚀剂图案刻蚀下层具有栅电极层状结构的薄膜,当以平面图观察所述半导体衬底时,层45的面向耦合至所述位线的区域A侧的侧部(侧表面AS1)具有变圆以与其相对的侧部(侧表面AS2)更近的形状。另一方面,与侧表面AS1相对的侧部(侧表面AS2)具有直线的未变圆的形状。

    然后,如图108所示,在充当栅电极的层45上形成具有用于在充当栅电极的层45中预定位置挖孔的开口46a的光致抗蚀剂46。然后,使用光致抗蚀剂46作为掩膜,对充当栅电极的层45执行刻蚀以形成充当存取栅电极AG1和AG2、充当驱动栅电极DG1和DG2以及充当负载栅电极LG1和LG2的各栅极结构G。然后,在各栅极结构G的侧表面上,形成偏移间隔体。

    然后,如图110所示,执行预定的光刻工艺以形成充当用于形成晕区的注入掩膜(注入掩膜A)的抗蚀剂掩膜47??故醇裂谀?7形成为露出NMIS区域RN并覆盖PMIS区域RP的图案,元件形成区3a形成于NMIS区域RN,元件形成区3b形成于PMIS区域RP。然后,使用抗蚀剂掩膜47作为注入掩膜,以预定的方向注入硼。

    首先,使用抗蚀剂掩膜47作为注入掩膜,从相对于垂直于半导体衬底1的主表面的方向倾斜(θ=约7°)的方向E1和方向E2注入硼,从而在露出的元件形成区3a中形成充当晕区的p型杂质区。然后,使用抗蚀剂掩膜47作为注入掩膜,向半导体衬底1注入磷或砷,从而在露出的元件形成区3a中形成扩展区(图中未示出)。之后,移除抗蚀剂掩膜47。注意,在从方向E1的注入和从方向E2的注入中的每次注入中,以相同注入剂量和相同的注入能量注入硼。

    然后,如图111所示,形成覆盖NMIS区域RN并露出PMIS区域RP的抗蚀剂掩膜48(注入掩膜B)。然后,使用抗蚀剂掩膜48作为注入掩膜,向半导体衬底1中注入磷或砷以在元件形成区3b中形成充当晕区的n型杂质区(图中未示出)。然后,使用抗蚀剂掩膜48作为注入掩膜,向半导体衬底1中注入硼以形成扩展区(图中未示出)。之后,移除抗蚀剂掩膜48。

    然后在栅极结构G的两个表面上形成侧壁间隔体(图中未示出)。然后,形成覆盖PMIS区域RP并露出NMIS区域RN的抗蚀剂掩膜(图中未示出)。然后,使用所述抗蚀剂掩膜、所述侧壁间隔体等作为注入掩膜,向半导体衬底1中注入磷或砷,从而形成从元件形成区3a的露出表面扩展至预定深度的源区或漏区16(参见图126)。之后,移除所述抗蚀剂掩膜。

    然后,形成覆盖NMIS区域RN并露出PMIS区域RP的抗蚀剂掩膜(图中未示出)。然后,使用所述抗蚀剂掩膜作为注入掩膜,向半导体衬底1中注入硼,从而形成从元件形成区3a的露出表面扩展至预定深度的源区或漏区16(参见图102)。之后,移除所述抗蚀剂掩膜。

    然后,执行预定的退火工艺以热扩散所注入的杂质,从而激活源区或漏区16、扩展区15和晕区17。以这种方式,如图102所示,在元件形成区3a中,形成存取晶体管T1、存取晶体管T2、驱动晶体管T3和驱动晶体管T4,而在元件形成区3b中,形成负载晶体管T5和负载晶体管T6。然后,通过与图29和图30所示步骤相同的步骤,形成金属硅化物薄膜、应力衬垫薄膜、层间绝缘薄膜、插塞、刻蚀阻挡薄膜和层间绝缘薄膜(图中均未示出)。然后,形成诸如第一金属线M11至第一金属线M110(参见图103)之类的铜线。

    之后,形成层间绝缘薄膜(图中未示出)以覆盖所述铜线。在所述层间绝缘薄膜中,形成通孔V11至通孔V18(参见图104)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V11至通孔V18。在所述层间绝缘薄膜中,形成第二金属线M21至第二金属线M25(参见图104)。

    然后,形成层间绝缘薄膜(图中未示出)以覆盖第二金属线M21至第二金属线M25。在所述层间绝缘薄膜中,形成通孔V21至通孔V24(参见图105)。然后,形成层间绝缘薄膜(图中未示出)以覆盖通孔V12至通孔V24。在所述层间绝缘薄膜中,形成第三金属线M31至第三金属线M34(参见图105)。以这种方式,形成SRAM存储器单元的主要部分。

    在上述半导体器件的存取晶体管T?1和存取晶体管T2的存取栅电极AG?1和存取栅电极AG2中,如图102所示,以如下方式提供在栅长方向相对于栅宽变化的变形部分HG:侧部AS1在栅长上减小以与另一侧部AS2更为接近,侧部AS1是互相相对的两个侧部AS1和AS2中的位于耦合至位线一侧(在区域A中)的侧部,侧部AS2位于耦合至所述存储节点的一侧(在区域B中)。

    因此,所述偏移间隔体的宽度和栅长方向(沟道方向)上的晕区的杂质浓度分布在具有侧部AS1的一侧和在具有侧部AS2的一侧是不同的,这样电流流动变成非对称的。也即,如果阈值电压相同,允许如图112所示的从耦合至所述存储节点的侧部(区域B)流向耦合至所述位线的侧部(区域A)的电流I1大于如图13所示的从耦合至所述位线的侧部(区域A)流向至所述存储节点的侧部(区域B)的电流I2。这可以在不降低γ比的前提下提高β比以及在不降低β比的前提下提高γ比??裳〉?,同时提高β比和γ比是可能的。因此,可确保读取余量和写入余量。

    此外,所述存取晶体管的存取栅电极AG1和存取栅电极AG2中的每一个的变形部分HG仅需要对用于使栅极结构G(参见图106)形成图案的掩膜版图案进行改变,而并不需新的掩膜版。此外,使用抗蚀剂掩膜47(图110中所示的注入掩膜A)作为注入掩膜形成存取晶体管T1和T2的晕区17以及驱动晶体管T3和T4的晕区17。此外,使用抗蚀剂掩膜48(图111中所示的注入掩膜B)形成负载晶体管T5和负载晶体管T6的晕区17。也即,为了在上述半导体器件中形成各单个的晶体管(形成SRAM存储器单元)的晕区,两个注入掩膜允许形成所述的各单个的晶体管的晕区。

    因此,依据实施方式1至实施方式3中的每一个,有可能减少一个用于所述半导体器件的光刻掩膜版,这在数字上小于依据对比示例的半导体器件所需的至少4个注入掩膜。因此,可减去所述光刻掩膜版中的至少两个。这进一步地降低了生产成本。

    在上述的半导体器件中,通过实施例描述了变形部分HG,其中在栅长方向上缩短侧部AS1以与侧部AS2更为接近。然而,所述变形部分并不限于这种形式。如图114所示,变形部分HG还可以是位于耦合所述位线一侧(在区域A中)的侧部AS1在栅长方向上加长,以更远离位于耦合至所述存储节点一侧(在区域B中)的侧部AS2。

    并且在这种情形中,如图115所示,如果阈值电压相同,允许从耦合至所述存储节点的侧部(区域B)流向耦合至所述位线的侧部(区域A)的电流I1大于从耦合至所述位线的侧部(区域A)流向耦合至所述存储节点的侧部(区域B)的电流12。

    可选地,如图116所示,变形部分HG还可以是位于耦合至所述位线的一侧(在区域A中)的侧部AS1在栅长方向上渐增(或渐减)以更远离(或更接近)位于耦合至所述存储节点的一侧(在区域B中)的侧部AS2。

    并且在这种情形中,如图117所示,如果阈值电压相同,允许从耦合至所述存储节点的侧部(区域B)流向耦合至所述位线的侧部(区域A)的电流I?1大于从耦合至所述位线的侧部(区域A)流向耦合至所述存储节点的侧部(区域B)的电流I2。

    在上述的每个实施方式中,作为单个的晶体管的栅电极中的每一个的实施例而描述的所述栅电极中,堆叠了具有预定介电常数的所述高k薄膜、具有预定功函数的所述金属薄膜以及所述多晶硅薄膜。然而,还有可能的是,栅极绝缘薄膜可以是氧化硅薄膜而不使用高k薄膜,并且与其对应的栅电极的结构可以是掺杂的多晶硅薄膜和金属硅化物薄膜的多层结构?;褂斫?,当诸如硼或碳之类的杂质注入以所述形成晕区时的注入条件(注入剂量、注入能量以及注入倾斜角)仅是示例性的,并可根据需要进行适宜的改变。

    此外,在上述的每个实施方式中,以示例的方式描述了根据“栅极最先方法”的高k/金属栅极结构,其中所述栅极结构在所述源区或漏区形成之前形成?;箍捎τ谩罢ぜ詈蠓椒ā毙纬烧庵终ぜ峁?,其中高k/金属栅极结构在形成所述源区或漏区之后形成。举例而言,如果在实施方式1的情形中显示实施例,形成主要由多晶硅构成的虚设栅极(dummy?gate)结构,而不是如图11所示步骤中形成的栅极结构。之后,应用与实施方式6中执行的步骤相同的步骤,所述步骤至少到如图27所示的形成所述源区或漏区的步骤之前并包括形成所述源区或所述漏区的步骤。之后,所述“栅极最后方法”具有沉积层间绝缘薄膜(覆盖半导体衬底上的虚设栅极结构)的步骤、通过CMP(化学气相抛光)抛光所述层间绝缘薄膜直至所述虚设栅极结构的上表面露出的步骤、移除所述虚设栅极结构的步骤、以及形成取代所述虚设栅极结构的高k/金属栅极结构。

    本文所示的实施方式是示例性的,并且本发明并不限于所述实施方式。本发明并非由上述的范围限定,而是由权利要求所限定,并且本发明意于包括与权利要求和在权利要求范围内的所有修改等同的方式。

    本发明有效地应用于具有SRAM的半导体器件中。

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