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    关 键 词:
    着色 系统 及其 处理 方法
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    摘要
    申请专利号:

    CN201110235324.X

    申请日:

    2011.08.16

    公开号:

    CN102254297A

    公开日:

    2011.11.23

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06T 1/00申请日:20110816|||公开
    IPC分类号: G06T1/00; G06T15/00 主分类号: G06T1/00
    申请人: 威盛电子股份有限公司
    发明人: 约翰.柏拉勒斯; 焦阳; 苏奕荣; 提莫.佩塔西
    地址: 中国台湾新北市
    优先权: 2010.10.15 US 12/905,743
    专利代理机构: 北京市柳沈律师事务所 11105 代理人: 史新宏
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    法律状态
    申请(专利)号:

    CN201110235324.X

    授权公告号:

    102254297B||||||

    法律状态公告日:

    2013.11.27|||2012.01.04|||2011.11.23

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    一种多着色器系统及其处理方法。该多着色器系统,用以在一可编程绘图处理单元中,处理影像数据。一第一着色阶段从一帧缓冲器中,接收条带数据,并执行可变长度解码,并输出数据予帧缓冲器内的一第一缓冲器。一第二着色阶段接收第一着色阶段的输出数据,并对条带数据进行转换及移动补偿,并输出已解码条带数据予帧缓冲器内的一第二缓冲器。一第三着色阶段接收已解码条带数据,并在帧缓冲器中,进行回圈内去方块滤波。一第四着色阶段在帧缓冲器中,进行后处理。一调度器安排着色阶段的进行,并包括多个计数寄存器。利用计数寄存器,同步化着色阶段的进行。

    权利要求书

    1.一种处理方法,利用一多着色器架构,处理一影像数据,该处理方法
    包括:
    将影像播放所需的多个功能映射到多个着色器;
    撷取所述着色器的等待值,其中每一等待值表示相对应的着色器的执行
    时间;以及
    在一命令流处理器中,并列进行一第一着色器、一第二着色器以及一第
    三着色器,其中该第一着色器进行可变长度解码,该第二着色器进行转换及
    移动补偿,该第三着色器进行回圈内去方块滤波。
    2.如权利要求1所述的处理方法,还包括进行一第四着色器,该第四着
    色器进行一后处理,该后处理至少包括,薄膜颗粒技术、解交错、缩放以及
    颜色空间转换。
    3.如权利要求1所述的处理方法,还包括:在每一着色器进行完毕后,
    更新相关的计数寄存器。
    4.如权利要求1所述的处理方法,其中该第一着色器所进行的可变长度
    解码包括,读取一帧缓冲器的条带数据,并输出移动向量结果、剩余数据以
    及巨集控制结构予该帧缓冲器内的一第一缓冲器;
    其中该第二着色器所进行的步骤包括,重新撷取该第一缓冲器的数据,
    并对一单一条带数据进行转换及移动补偿,并输出一已解码条带数据予该帧
    缓冲器的一第二缓冲器;
    其中该第三着色器所进行的步骤包括,重新撷取该第二缓冲器的数据,
    并对一帧或是一图场进行回圈内去方块滤波。
    5.如权利要求1所述的处理方法,还包括根据所述着色器的等待值,安
    排所述着色器的进行。
    6.一种绘图处理系统,用以处理一影像数据,该绘图处理系统包括:
    多个着色器,所述着色器位于一命令流处理器中,所述着色器包括:
    一第一着色器,执行可变长度解码,其中该第一着色器输出数据予一帧
    缓冲器内的一第一缓冲器;
    一第二着色器,接收来自该第一着色器的输出数据,并对条带数据进行
    转换及移动补偿,其中该第二着色器输出已解码条带数据予该帧缓冲器内的
    一第二缓冲器;
    一第三着色器,接收该已解码条带数据,并在该帧缓冲器中,进行回圈
    内去方块滤波;以及
    多个计数寄存器,储存相对应的着色器的一等待值;以及
    一调度器,根据所述等待值,安排所述着色器。
    7.如权利要求6所述的绘图处理系统,其中在开始进行前,所述着色器
    确认其它着色器的等待值。
    8.如权利要求6所述的绘图处理系统,其中该多个计数寄存器,以同步
    化所述着色器的进行。
    9.如权利要求6所述的绘图处理系统,还包括一命令队列,该命令队列
    包括所述着色器中相对应的线程。
    10.如权利要求6所述的绘图处理系统,其中所述等待值表示每一着色
    器的执行时间。
    11.如权利要求6所述的绘图处理系统,其中所述着色器是以一管线架
    构设置,使得所述着色器可并列进行。
    12.如权利要求6所述的绘图处理系统,其中该第一着色器的输出数据
    包括,移动向量的结果、剩余数据以及巨集控制结构。
    13.如权利要求6所述的绘图处理系统,其中该第二着色器输出一未被
    滤波的YUV基本影像数据。
    14.如权利要求13所述的绘图处理系统,其中该第三着色器在该未被滤
    波的YUV基本影像数据的一完整帧中,进行回圈内去方块滤波,用以产生
    一最终YUV基本影像数据。
    15.如权利要求14所述的绘图处理系统,其中在进行移动补偿时,该最
    终YUV基本影像数据会回到该第二着色器。
    16.如权利要求6所述的绘图处理系统,还包括一第四着色器,在该帧
    缓冲器中,进行后处理;
    其中该第四着色器所进行的后处理包括,薄膜颗粒技术以及解交错,其
    中该第四着色阶段还处理一完整帧或是一完整线程。
    17.如权利要求6所述的绘图处理系统,其中在完成该影像数据后,所
    述着色器可重新配置为在3D管线中的一顶点着色器、一几何着色器以及像
    素着色器。

    说明书

    多着色器系统及其处理方法

    技术领域

    本发明涉及一种数据处理系统,特别是涉及一种影像数据处理系统及方
    法。

    现有技术

    中央处理单元(CPU)是由许多计算架构所构成,用以处理数据,如影像
    及绘图数据。对于某些影像或是绘图而言,虽然中央处理单元可具有足够的
    处理能力,但仍需处理其它数据??赏ü矶嘟涌?,如微软公司的Direct3D
    接口、OpenGL...等,实现计算架构中的许多绘图系统。若在一计算机上执
    行一特定操作系统时,上述接口可提供多媒体硬件控制,如一绘图加速器或
    是一绘图处理单元。

    图画或是影像的产生一般称为渲染,而为了要实现此操作,主要需通过
    一绘图加速器。一般而言,在3D计算机绘图中,表示一场景中的物件的表
    面(或是体积)的几何会被转换成像素(图画元件),并储存在于一帧缓冲器中,
    然后再被呈现在一影像装置中。每一物件或是某些物件的外观(如材粒、反
    射、形状、纹理...等)可能具有特定的视觉效果,而这些物件的外观会被定
    义成一渲染描述表。

    为了改善所产生的影像的视觉品质,并要求较少的数据量,已发展出许
    多标准。在这些标准中,H.264为一种高压缩数字影像编码标准,也就是ISO
    MPEG-4第10部分。在产生相同影像品质的情况下,H.264编码后的结果会
    比MPEG-2编码后的结果还少3倍的位数量。因此,在目前3D绘图加速器
    中,经常使用H.264以进行影像处理。

    为了进行上述的处理,一般需使用特定的硬件单元或是通用的中央处理
    单元。然而,现有的架构具有一缺点,就是当一绘图处理单元进行与3D绘
    图有关的动作时,将会闲置H.264影像处理的硬件。然而,在目前的领域中,
    还没有可解决上述问题的方法。

    发明内容

    本发明提供一种多着色器系统,用以在一可编程绘图处理单元中,处理
    影像数据。在一可能实施例中,多着色器系统包括,一第一着色阶段、一第
    二着色阶段、第三着色阶段、一第四着色阶段以及一调度器。第一着色阶段
    从一帧缓冲器中,接收条带数据,并执行可变长度解码。第一着色阶段输出
    数据予帧缓冲器内的一第一缓冲器。第二着色阶段接收来自第一着色阶段的
    输出数据,并对条带数据进行转换及移动补偿。第二着色阶段输出已解码条
    带数据予帧缓冲器内的一第二缓冲器。第三着色阶段接收已解码条带数据,
    并在帧缓冲器中,进行回圈内去方块滤波。第四着色阶段在帧缓冲器中,进
    行后处理。调度器安排着色阶段的进行,并包括多个计数寄存器。利用计数
    寄存器,同步化着色阶段的进行。

    本发明还提供一种处理方法,利用一多着色器架构,处理一影像数据。
    在一可能实施例中,处理方法包括:将影像播放所需的多个功能映射到多个
    着色器;撷取着色器的等待值,其中每一等待值表示相对应的着色器的执行
    时间;以及在一命令流处理器中,并列进行一第一着色器、一第二着色器以
    及一第三着色器,其中第一着色器进行可变长度解码,第二着色器进行转换
    及移动补偿,第三着色器进行回圈内去方块滤波。

    为使本发明的特征和优点能更明显易懂,下文特举出较佳实施例,并结
    合附图详细说明如下。

    附图说明

    图1为多管线处理系统的一可能实施例。

    图2为图1的绘图处理系统的可编程元件。

    图3为图1的绘图处理单元的功能方块示意图。

    图4为图1的绘图处理单元的一可能实施例。

    图5为将影像播放功能映射到多着色器结构的一可能实施例,其使用图
    2的绘图处理单元。

    图6为进行影像播放的一可能实施例,其中该影像播放使用多着色器结
    构。

    图7为复制高级加密系统(AES)信息的一可能实施例。

    附图符号说明

    100:计算机系统;

    104:系统存储器;

    105:图素数据;

    106:纹理数据;

    102:中央处理器;

    108:系统接口;

    110:绘图处理单元;

    112:前端处理器;

    113:光栅波形扫描器;

    114:纹理快取系统;

    118:纹理滤波器;

    119:后端处理器;

    120:帧缓冲器;

    130:显示装置;

    200:绘图管线;

    250:存储器;

    252:命令流处理器;

    254:顶点着色器;

    256:几何着色器;

    257:三角设定阶段

    258:线段及砖块产生器;

    259:属性设定阶段;

    260:像素着色器;

    261:隐藏表面移动器

    262:帧缓冲器;

    304:执行单元群控制及快取子系统;

    306:可编程执行单元群;

    308:顶点着色器;

    310:几何着色器;

    312:像素着色器;

    314:三角设定单元;

    316:属性设定单元;

    318:线段及砖块产生器;

    424:绘图处理管线;

    426:快取系统;

    430:顶点着色器;

    432:几何着色器;

    434:光栅波形扫描器;

    436:像素着色器;

    440:顶点流快取存储器;

    442:L1快取存储器;

    444:L2快取存储器;

    446:Z快取存储器;

    448:纹理快取存储器;

    504:着色器GP0;

    506:着色器GP1;

    508:着色器GP2;

    510:着色器GP3;

    524:高级加密系统???;

    514:可变长度解码;

    516:反离散余弦转换函数/移动补偿;

    518:回圈内去方块滤波(IDF);

    520:后处理功能;

    526:调度器;

    528:计数寄存器。

    具体实施方式

    如上所述,H.264一般需要特定硬件单元或是通用中央处理单元以处理
    影像数据。着色器会被写入,用以在同一时间,进行转换至大集合元件,举
    例而言,在屏幕的某一区域内的每一像素,或是一模型的每一顶点。这很适
    用应用在并行处理,并且为了达到此目的,目前许多的绘图处理单元都具有
    多核心设计。因此,可改善处理的效率。然而,现有的架构具有一缺点,就
    是当一绘图处理单元进行与3D绘图有关的动作时,将会闲置H.264影像处
    理的硬件。因此,以下将说明许多实施方式,藉由编程着色器,用以进行
    H.264影像处理,因此,可减少主要中央处理器的负荷。在可编程的着色器
    的许多阶段中,需要许多的指令以及寄存器以达到同步化。

    图1为计算机系统的一可能实施例。如图所示,计算机系统100包括一
    中央处理器102、一系统存储器104以及一绘图处理单元110。中央处理器
    102执行许多功能,包括判断信息功能,如判断一视角的位置。在产生绘图
    结果时,便需考虑此视角位置。系统存储器104储存许多数据,包括绘图显
    示数据,如纹理数据(texture?data)106。

    绘图处理单元110根据中央处理器102的判断信息以及系统存储器104
    所储存的数据,产生显示数据予一显示装置130。在一可能实施例中,显示
    装置130为一屏幕。为了将纹理铺在物体上,可使用一纹理映射(texture?
    mapping)?;嫱即硐低?10提供一3D物体的许多部分。将所述部分堆迭
    在一起,便可形成一物体。当需要产生一3D纹理时,可将纹理铺在一物体
    上,用以形成一影像。因此,该物体便已被纹理化。

    中央处理器102通过一系统接口108,对绘图处理单元110发出要求,
    如要求绘图处理单元110处理并显示绘图信息?;嫱即淼ピ?10接收中央
    处理器102所发出的要求,并且前端(front-end)处理器112亦会接收中央处
    理器102所发出的要求。前端处理器112产生一像素流,其包括像素座标。
    纹理滤波器118通过一纹理快取系统114,接收一信息,此信息与前端处理
    器112所产生的像素座标有关。纹理快取系统114接收来自前端处理器112
    的信息,并且将纹理数据储存在快取存储器中。

    纹理滤波器118接着进行滤波处理,如双线滤波(bilinear?filtering)、三线
    滤波(trilinear?filtering)、或是双线滤波与三线滤波的组合。另外,纹理滤波
    器118亦会产生每一像素的纹理数据。相对于现有的纹理滤波元件,如线性
    内插器(linear?interpolator)以及累积器(accumulator),纹理滤波器118亦具有
    一可编程表格滤波器(programmable?table?filter),用以与其它纹理滤波元件一
    起提供特定的滤波操作。纹理数据106为一最终颜色数据。纹理数据106被
    传送到一帧缓冲器120。帧缓冲器120根据纹理数据106,使显示装置130
    呈现影像。

    纹理快取系统114可能具有许多快取存储器,如第一层快取存储器(L1
    cache)以及第二层快取存储器(L2cache)。纹理信息会被储存在各自的纹理元
    件中,如纹理影像元件(texel)。在绘图处理中,纹理影像元件用以定义在像
    素座标的颜色数据。纹理数据106由系统存储器104,被传送到纹理快取系
    统114之中,然后再被传送到纹理滤波器118。

    图2为图1的绘图处理单元110内的绘图管线200的元件或阶段示意图。
    在图2中,绘图处理单元110内的绘图管线200具有一命令流处理器
    (command?stream?processor)252。命令流处理器252读取存储器250所储存的
    顶点(vertex)。存储器250所储存的顶点用以形成几何图素(geometry?
    primitive),并产生管线200所需的工作项目。就此而言,命令流处理器252
    读取存储器250所储存的数据,以及读取管线所产生的数据,如三角形、直
    线、点或是其它所引用的图素。这些几何信息会被收集,并被传送到顶点着
    色器(vertex?shader)254。顶点着色器254绘出弧形边缘,这是现有的所采用
    的技术,用以描绘一几何管线的阶段。藉由执行可编程执行单元或是图3所
    示的执行单元组合的命令,便可执行这些阶段。一般而言,顶点着色器254
    藉由进行转换操作、扫描操作及明暗操作,便可处理顶点。接着,顶点着色
    器254将处理后的结果传送至几何着色器256。几何着色器256接收顶点着
    色器254所输出的顶点,用以产生一全图素,并可输出许多顶点,所述顶点
    可形成一单一拓朴,如一三角条(triangle?strip)、一线条(line?strip)、点清单
    (point?list)...等。几何着色器256还可执行许多演算法,如几何镶嵌
    (tessellation)以及阴影体产生(shadow?volume?generation)...等。

    几何着色器256输出信息,用以进入一三角设定阶段257。在三角设定
    阶段257中,可执行三角琐碎拒绝(triangle?trivial?rejection)、决定的估测
    (determinant?calculation)、选择(culling)、预先属性设定(pre-attribute?
    setup)KLMN、边缘功能估测以及防护带修剪(guardband?clipping)。对于三角
    设定阶段而言,这些操作是必须的,并且为本领域技术人员所深知,故不需
    再多加说明。三角设定阶段257输出信息予线段及砖块产生器(span?and?tile?
    generator)258?;嫱脊芟叩恼飧鼋锥挝玖煊蚣际跞嗽彼钪?,故不需再详
    细说明。

    如果三角设定阶段257所处理的三角形并未被线段及砖块产生器258或
    绘图管线的其它阶段所拒绝时,则进入绘图管线的属性设定阶段(attribute?
    setup?stage)259,用以执行属性设定操作。属性设定阶段259产生一内插变
    数(interpolation?variables)清单以及管线下一阶段所需的属性。另外,属性设
    定阶段259处理许多属性,所述属性与绘图管线所处理的几何图素有关。

    对于属性设定阶段259所转换的每一像素而言,需要使用像素着色器
    260。一般而言,像素着色器260执行内插以及其它操作,其用以决定输出
    至一帧缓冲器262的像素颜色。图2所示的许多元件的动作原理为本领域技
    术人员所深知,故不需再详细说明。因此,就算没有说明这些单元的操作原
    理,亦可完全地了解本发明。

    图3为图1所示的绘图处理单元的一功能方块示意图?;嫱枷低晨刹?br />一可编程着色器,如几何着色器310、像素着色器312、顶点着色器308、
    或是其它现有的的着色器。这些着色器是由一程序所产生,并可被一可编程
    执行单元群306内的至少一执行单元所执行??杀喑讨葱械ピ?06可包括
    一处理核心,其可执行多线程操作。因此,可编程执行单元群306可将一个
    以上的线程分配予一特定型态的着色器??杀喑讨葱械ピ?06可同时执行
    两线程,用以同时处理两数据。举例而言,在可编程执行单元群306为了处
    理一数据,而执行几何着色器310的线程的同时,可编程执行单元群306可
    执行顶点着色器308的线程,用以处理另一数据。

    可编程执行单元群306的每一执行单元可在一时钟周期内,执行许多指
    令。因此,每一执行单元可同时处理多线程。如上所述,在一执行单元执行
    与几何着色操作有关的线程的同时,该执行单元亦可执行与像素着色操作有
    关的线程。在多个着色器阶段进行后,一调度器(scheduler)进行接下来的动
    作,从着色阶段,接收接下来的工作,用以进行计算并可将计算结果,分配
    予所述执行单元。在可编程执行单元群306的执行单元内所执行的线程各自
    被排定,用以执行相关的着色器计算,使得一特定的线程被排定,以进行不
    同的着色阶段。另外,当其它的线程被配予其它的着色器单元时,一特定的
    执行单元可将某些线程配予一着色器。因此,可使系统中的执行单元间的负
    荷达到平衡,使得系统具有最理想的处理能力。同样地,可编程执行单元群
    306的线程的负荷亦可达到平衡,使得系统具有最大的处理能力。由于现有
    的绘图系统使用专用的着色器硬件,缺乏弹性及延展性。因此,无法达成本
    发明所揭示的绘图系统具有稳健性与动态线程管理的特点。

    执行单元群控制及快取子系统304包含第二层(L2)快取存储器,不但供
    执行单元群306使用,而且亦供系统使用,用以安排执行单元群306。在现
    有的绘图处理单元中,执行单元群306与外部元件(在执行单元群306之外)
    之间的联系是通过执行单元群控制及快取子系统304。然而,本领域技术人
    员深知若在执行单元群306上建立其它的连接和/或通讯连接,有助于绘图
    管线的进行。特别来说,三角设定单元314、属性设定单元316以及线段及
    砖块产生器318具有固定的硬件逻辑元件,其可通过执行单元群控制及快取
    子系统304,与执行单元群306进行通讯。

    图4为图1所示的绘图处理单元110的其它可能实施例?;嫱即淼ピ?br />110一般具有一绘图处理管线424。总线接口428隔开绘图处理管线424与
    快取系统426?;嫱即砉芟?24具有一顶点着色器430、一几何着色器432、
    一光栅波形扫描器(rasterizer)434以及一像素着色器436?;嫱即砉芟?24
    的输出会被传送到一回写单元(未显示)??烊∠低?26具有一顶点流快取存
    储器440、一第一层(L1)快取存储器442、一第二层(L2)快取存储器444、一
    Z快取存储器446以及一纹理快取存储器448。

    顶点流快取存储器440接收命令以及绘图数据,并将所接收到的命令及
    数据传送至顶点着色器430。顶点着色器430对顶点流快取存储器440所提
    供的数据执行顶点着色操作。顶点着色器430利用顶点信息,产生欲呈现的
    物体的三角形及多边形。几何着色器432及第一层快取存储器442接收顶点
    着色器430所输出的顶点数据。如果必要,第一层快取存储器442及第二层
    快取存储器442可分享彼此的数据。第一层快取存储器442可将数据提供予
    几何着色器432。几何着色器432执行某种功能,如几何镶嵌、阴影体、点
    子画面(point?sprites)...等。几何着色器432亦可提供平滑操作,用以从一单
    一顶点处,产生一三角形,或是利用单一三角形,产生多个三角形。

    绘图处理管线424亦具有一光栅波形扫描器434。光栅波形扫描器434
    处理来自几何着色器432以及第二层快取存储器444所输出的数据。光栅波
    形扫描器434亦可能利用Z快取存储器446,作深度分析,以及利用纹理快
    取存储器448,作颜色特性的处理。光栅波形扫描器434可能具有固定功能
    操作,如三角形设定、线段砖块操作、一深度测试(Z测试)、预先包覆
    (pre-packing)、像素内插(pixel?interpolation)、包覆...等。光栅波形扫描器434
    可能具有转换矩阵,用以将在一绘图系统所规范的世界空间(world?space)里
    的一物体的顶点,转换成一屏幕空间的座标。

    栅波形扫描器434将数据传送至像素着色器436,用以决定最终的像素
    值。像素着色器436根据不同的颜色特性,处理并转换每一像素的颜色值。
    接着,绘图处理管线424输出完整的影像帧。如图4所示,在一些阶段中,
    着色器单元430、432、434以及固定功能单元使用快取系统426。如果总线
    接口428为一非同步接口时,则绘图处理管线424与快取系统426之间的传
    输可能具有额外的缓冲作用。

    在一可能实施例中,具有视讯压缩标准H.264的录放装置(playback)会
    使用许多着色阶段,并且当这些着色阶段被执行后,这些着色阶段会对应到
    现有的绘图处理单元的许多影像处理阶段。另外,为了使具有视讯压缩标准
    H.264的录放装置达到高画质效能,所述着色阶段会同时被执行。请参考图
    5,一第一着色器(以下称为GP0)504用以执行一可变长度解码(variable?length?
    decoding;VLD)514。一第二着色器(以下称为GP1)506用以执行移动补偿功
    能及转换功能。这些功能可能包含反离散余弦转换函数(inverse?discrete?
    cosine?transform?function,iDCT)以及移动补偿(Motion?compensation,
    MC)516。一第三用着色器(以下称为GP2)508用以进行回圈内去方块滤波
    (in-loop?de-blocking?filtering;IDF)518。最后,一第四着色器(以下称为GP3)510
    用以进行一般后处理功能520。后处理功能520可能为解交错(de-interlacing)
    功能、缩放(scaling)功能、颜色空间转换(color?space?conversion)功能...等。

    除了影像处理外,此系统包括一AES???24,用以对命令流处理器
    (CSP)的位流进行解码,并且合成最终的影像帧,使得桌上型计算机呈现3D
    影像。一般使用顶点着色及像素着色。然而,在一些可能实施例中,当影像
    是以全画面方式呈现出来时,便不需进行合成动作,并且不需进行顶点着色
    及像素着色。

    可同时进行所有的阶段504、506、508及510或是只进行部分阶段,使
    得着色器GP0504内的可变长度解码(VLD)逻辑达到最大使用率。在此需要
    强调的是,藉由大幅使用可变长度解码逻辑,可避免同一时间只有一个方块
    被启用。大幅使用可变长度解码逻辑有助于与可变长度解码有关的解码逻辑
    运算,并且对性能而言,影像处理单元(video?processing?unit;VPU)VPU通
    常是最大瓶颈,特别是在高位率的H.264位流中。

    依照目前的3D模式,在进行影像解码时,会利用管线方式,同时进行
    影像解码阶段504、506、508及510。为了合成而启动3D模式时,解码着
    色器504、506、508及510会被切换成3D模式,并且启动顶点着色器(VS)
    以及像素着色器(VS)。在完成3D命令后,解码着色器会被切换回影像模式。
    当所有的着色阶段504、506、508及510同时进行时,必须考虑同时进行处
    理时的复杂性及所需的资源。因此,为了平衡多个着色阶段同时进行的复杂
    度,在影像模式下,只有三个或四个着色阶段会被同时进行。在3D模式下,
    只有两个3D阶段会同时被进行。

    根据上述着色阶段的基本帧工作说明,以下将详细说明影像处理的着色
    器(GP)。如上所述,影像录放装置进行许多逻辑着色器(如GP0~GP3)。为了
    充分利用逻辑执行可变长度解码(VLD)、转换、移动补偿以及回圈内去方块,
    许多着色器会同时进行。因此,亦可使影像处理单元(VPU)处理所有影像数
    据。举例而言,可编程移动补偿阶段可与纹理管线以及额外的VPU一同工
    作。

    如上所述,着色器GP0504一般执行可变长度解码(VLD)。着色器GP0
    504亦可读取帧缓冲存储器内的条带数据(slice?data),并且将移动向量、残余
    数据以及巨集区块控制结构写入帧缓冲器内的其它缓冲器中。一线程通常处
    理一条带数据。根据移动补偿(MC)以及反离散余弦转换函数(iDCT)操作,将
    条带数据流解码成巨集区块。

    请参考图3,许多计算机架构具有至少一执行单元(EU),用以处理数据。
    更具体来说,在至少一架构中,一执行单元可用以处理许多不同种类的数据。
    一计算机装置可能具有一执行单元群。执行单元群可能包括至少一执行单
    元,用以在计算机架构中,执行数据。另外,一个或多个执行单元可进行一
    着色阶段。

    请参考图5,为了启动通用阶段,绘图驱动器在每一被启动的通用阶段
    中,产生命令队列予存储器,用以提供输入数据。在一可能实施例中,命令
    队列可能具有512位。由于读取系统存储器需花费许多时间,故在一些实施
    例中,可将命令队列储存在影像存储器中,用以减少读取的延迟时间。在接
    收到队列时,需先停止一线程。当绘图驱动器需要执行一被启动的着色器的
    许多线程时,必需额外写入到命令队列的尾端,并更新对应的寄存器。一旦
    所有被分配命令的缓冲器均被使用时,绘图驱动器应该开始提出一第二命令
    队列缓冲器。一旦第二命令队列缓冲器亦被使用时,绘图驱动器便切换回第
    一缓冲器或是切换到一缓冲器循环中的其它缓冲器循环。

    着色器GP1506一般对一单一条带数据,执行反离散余弦转换函数
    (iDCT)操作及移动补偿。特别来说,着色器GP1506读取来自帧缓冲存储器
    的着色器GP0504的输出。在其它实施例中,着色器GP1506还读取来自着
    色器GP2508所输出的参考数据。着色器GP1506解码移动补偿(MC)及反
    离散余弦转换函数(iDCT)操作的数据流,并根据移动预测数据,产生未滤波
    的YUV基本影像数据。除了纹理管线外,为了执行此功能,着色器GP1506
    亦会利用可编程EU核心。着色器GP1506所产生的结果为一解码条带数据。
    该解码条带数据储存在其它缓冲器中,作为一帧。当一帧具有许多条带数据
    时,可利用多个着色器GP1506的多个线程,对帧进行解码。由于所述线程
    是对同一帧进行解码,故解码后的结果是写入相同的输出缓冲器之中。

    着色器GP2508对一帧或是一图场,执行回圈内去方块滤波(IDF)。着
    色器GP2508的输入数据来自着色器GP1506的输出数据。单一线程处理单
    一帧。当未滤波的YUV基本影像数据进行完回圈内去方块滤波处理后,便
    可产生一最终的YUV影像数据。着色器GP2508只使用单一可编程EU核
    心。着色器GP2508的输出经常循环地被回送至着色器GP1506。

    着色器GP3510进行一般后处理功能。后处理功能包含,如薄膜颗粒技
    术(film?grain?technology;FGT)、解交错、以及其它可增进影像品质的功能。
    后处理通常是针对一被启动的线程所对应的一完整帧??芍赖氖?,着色器
    GP2508的输出并不会被回送至解码回路。在执行可变长度解码阶段(GP0
    着色阶段504)前,着色器GP3510亦可在命令流处理器(CSP)中,进行一高
    级加密系统(advanced?encryption?system;AES)操作。特别来说,这个步骤将
    被加密的位流数据从周边元件连接接口(Peripheral?Component?Interconnect?
    Express;PCIE)存储器复制到帧缓冲器,并且在复制处理中,对位流进行解
    密。对于录放装置而言,其所?;さ哪谌莶捎谜飧龃?。着色器GP3510与
    着色器GP2508均是采用单一可编程EU核心。当解密金钥使用在可变长度
    解码数据流时,需在进行上述四个着色阶段的任一个前,先产生AES金钥。
    着色器GP3510亦会对YUV影像数据进行缩放处理,作为一纹理来源,用
    以绘制一3D矩形表面。另外,此阶段亦可达到缩放处理以及RGB转换处
    理。

    当PCIE总线传送影像数据时,被?;さ挠跋衤挤抛爸镁哂屑用芨呶恢?br />影像内容,然后当数据被写入影像存储器时,影像录放装置对影像内容进行
    解密。在高级调度执行时,若影像内容被传送至系统存储器,则影像内容会
    再次被加密。计算器模式AES以及串接密码(BG-AES)可支持两次的加密过
    程。计算器模式AES通常用以发送部分的解码影像流,并提供数据予系统
    存储器,或是从系统存储器撷取数据。在加密数据时,针对所有被解码的影
    像数据,一般使用串接密码调度。串接密码调度可降低CPU的负载。加密/
    解密采用驱动器,其将金钥提供予硬件。为了预防金钥被不当地存取,当总
    线传送金钥时,亦会对金钥进行加密。特别来说,一“对话(session)”金钥用
    以对“内容”金钥进行解密。对话金钥用以对影像数据进行加密,并且连同每
    一影像数据分组一起被发送。在另一实施例中,一对话金钥会连同多个分组
    一起被发送。

    上述着色阶段只是反应出多个可能实施方法中的一种,用以在许多阶段
    中,划分影像数据。因此,可了解的是,亦可利用其它架构处理影像数据,
    而且其它的选择、修改以及等效结构均落在本案的范围中。另外,在上述的
    实施例中,是以H.264为例,但亦可使用其它的数据格式,如VC-1、
    WMV9(Windows?Media?Video?9)及MPEG-2??闪私獾氖?,除了影像录放装
    置及编码外,其它后处理功能亦可提供予通用演算(如GPGPU或是GPU上
    的通用演算),但并非用以限制本发明。

    在上述所叙述的每个着色阶段中,现在要说明着色阶段的同步关系。请
    参考图2,系统还包括一调度器526。调度器526用以控制上述不同的着色
    阶段514、516、518及520的进行。系统还包括一计数寄存器528。稍后将
    详细说明计数寄存器528。由于所述着色阶段间的相互关系,必需藉由一装
    置,同步化每一着色阶段的启动。在说明同步化处理前,必须先叙述所述着
    色阶段间的相互关系,用以说明同步化在所述阶段中,是必要的。

    一般而言,为了顺利地解码一影像帧,通?;岱⑸铝惺录?。第一,在
    进行计算机运作时,会产生一AES解密金钥,用以破解所进入的影像流,
    这使得执行可变长度解码操作的着色器GP0对被解密的条带数据进行解码。
    然而,在着色器GP0对被解密的条带数据进行解码前,会先产生一AES金
    钥,并且所进入的影像流会先被破解。巨集方块流缓冲器也会空出一储存空
    间,用以累计所进入的被解码的条带数据。

    在着色器GP1执行移动补偿/反离散余弦转换函数操作阶段前,需要先
    要求可变长度解码巨集流控制一有效空槽。另外,针对每一B/P条带型态
    (slice?type),在着色器GP1执行移动补偿/反离散余弦转换函数操作阶段时一
    般要求在参考帧中,进行回圈内去方块滤波(IDF)。着色器GP2在执行回圈
    内去方块滤波操作时,要求所有在特定帧里的条带数据需先经过移动补偿操
    作以及反离散余弦转换函数(iDCT)操作。着色器GP3执行后处理阶操作时,
    亦要求对一特定帧或是一特定群组里的所有图场(field)执行回圈内去方块滤
    波。

    一般而言,上述的不同着色器可能会被连接或是不连接在一起。当所述
    着色器均被连接在一起时,则一着色器的输出作为另一着色器的输入。举例
    而言,着色器GP0的输出可能被输入至着色器GP1。然而,在一些实施例
    中,为了要开始进行处理,需要一个以上阶段的输出。举例而言,在移动补
    偿中,需要进行可变长度解码操作的着色器GP0所输出的巨集数据,通常
    也会需要进行回圈内去方块滤波操作的着色器GP2所输出的参考帧数据。
    另外,被写入的输出缓冲器应为一有效缓冲器,其可能会被另一下游阶段所
    读取。在特定实施例中,可能会有多个输出缓冲器。因此,为了确保另一阶
    段不会读取到相同的输出缓冲器,在写入数据前,必需对输出缓冲器进行确
    认。在一可能实施例中,进行移动补偿操作的着色器GP1应该确认输出缓
    冲器将被写入,并且确认移动补偿之后的进行回圈内去方块滤波操作的着色
    器GP2不会读取到这个输出缓冲器,然而,此揭示并非用以限制本发明。

    因此,为了同步化许多可编程着色阶段,必须提供许多指令以及寄存器。
    在一可能实施例中,可利用围篱/等待同步(fence/wait?synchronization)设计,
    提供着色阶段及其相应工作所需的同步电平。围篱/等待同步设置具有16
    个计数寄存器,其中每个计数寄存器具16位。16位寄存器是由执行单元群
    (execution?unit?pool;EUP)所控制。着色阶段所执行的指令与所述计算寄存
    器有关。这些新指令会被加入到着色指令集架构(ISA)中,用以进行同步化,
    接下来将详细说明。

    为了促进着色器(GP0~GP3)间的同步,接下来的指令会被新增至着色指
    令集架构中。指令STREG用以进行寄存器储存。指令CHKCTR用以确认计
    数器。指令STREG一般等同于内存屏障(fence)指令,并可写入数据到计数
    寄存器。指令CHKCTR一般等同于一等待指令,并可读取计数寄存器。特
    别来说,指令CHKCTR接收两参数,分别为一计数参数以及一等待参数。
    等待参数将与一特定计数器的计数值相比较。指令CHKCTR将一等待参数
    与目前计数寄存器的计数数据相比较。若等待参数小于或等于目前计数值,
    则继续进行着色操作,否则将使线程进入睡眠状态,直到计数寄存器的计数
    值等于预设的等待参数。一般而言,若有许多计数值需确认时,便需使用多
    个指令CHKCTR。下列为执行指令STREG的一可能实施例。

    ??????5?5?5?5?4?3?3?3?3?3?3?3?3

    ??????3?2?1?0?9?8?7?6?5?4?3?2?1

    STREG?1?0?0?0?0?0?1?0?0?0?1?1?1

    STREG?Rd,Rs1;

    表示执行寄存器储存操作。

    IMM场位10~13表示,接收储存寄存/命令数据的目的区块。

    0表示存储器;1表示命令流处理器(CSP);2表示EUP;3表示TCC;
    4~5为备用。

    指令STREG储存512位数据。储存操作的目的区块可能是存储器、命
    令流处理器(CSP)、EUP或是TCC。当指令STREG用以指示存储器/命令时,
    164位的寄存/命令的内容会被储存,并且是从512位数据的最终有效位(LSB)
    开始储存。

    上述的164位寄存/命令内容如下:



    若欲将数据储存于存储器,则会通过执行单元群存储通道(绕过L2快取
    存储器),将数据发送至存储器存取单元(MXU)中。X-out总线中的不可快
    取(non-cacheable)位会被设定??捎杉拇嫫鱎d中,得到存储器地址。

    若欲将数据储存于命令流处理器(CSP),则会通过执行单元群存储通道
    (绕过L2快取存储器),将数据发送至存储器存取单元(MXU)中。X-out总线
    中的不可快取位以及CSP写入位会被设定。从EUP到MXU总线内的CSP
    写入位会被设定,用以将AES解密金钥传送至CSP。

    若欲将数据储存于EUP,则数据会通过X-out顶点快取通道,被发送至
    EUP。这是利用指令TRIGGER删除/无效L2快取存储器,并且藉由设定寄
    存器,用以更新EUP的GP着色器计数器。

    若欲将数据储存于TCC,则将通过X-out顶点快取通道,将数据发送至
    EUP,然后数据会被传送至TCC,用以利用命令TRIGGER,删除/无效纹理
    快取存储器。

    以下为指命CHKCTR的一可能实施例:

    ???????5?5?5?5?4?3?3?3?3?3?3?3?3

    ???????3?2?1?0?9?8?7?6?5?4?3?2?1

    CHKCTR?1?0?0?0?0?0?1?0?1?1?1?1?1

    CHKCTR?Rd,Rs1;

    CHKCTR来源1(Rs1)叙明一个由4寄存器所构成的群组,其为16位的
    向上计数器,其可计数到32。没有使用到的计数器的数值被设定成0,因此,
    计数器的计数值总是会小于或等于一等待参数。

    当CRF寄存器位于来源1时,则位0~15表示计数器0的计数值、位16~31
    表示计数器1的计数值、...、位112~127表示计数器7的计数值。

    当CRF寄存器位于(来源1)+1时,则位0~15表示计数器8的计数值、
    位16~31表示计数器9的计数值、...、位112~127表示计数器15的计数值。

    当Ref?0小于等于Cntr?0,并且Ref?1小于等于Cntr?1,并且...,并且
    Ref?15小于等于Cntr?15时,表示已完成执行单元的比较操作。

    如果比较的结果为真(true),则线程的操作会继续进行。如果比较的结
    果为假(false),则线程的操作会被暂停,直到可通过确认。此时,线程的操
    作仍会保持在启动的状态。

    EUP通过专用的总线,将计数值发送予所有执行单元,并且主要计数器
    会被更新。在每个周期内,EUP内的计数器只有一个会被更新。

    藉由附图,以下将说明操作许多着色阶段的一般顺序,并且包含同步架
    构以及上述指令STREG以及CHKCTR。首先,分析在CRF(一般寄存器)寄
    存器0及1的输入数据,其中输入数据具有512位,并且根据计数值,用以
    得知等待时间。接着,执行至少一次的指令CHKCTR,用以确认是否所有
    输入及输出缓冲器已准备就绪。如果必要,可从一个或多个缓冲器中,读取
    输入数据。一般而言,这些缓冲器的地址就是上述512位的输入数据。接着
    进行许多计算,并且将数据写入缓冲器中。然后,删除和/或无效化执行单
    元L2快取存储器范围内的一范围。如果需要,可使用指令STREG,其可维
    持存储器的连贯性。另外,如果需要,可使用指令STREG,无效化纹理快
    取存储器。利用指令STREG,更新其它着色阶段的EUP同步化计数器。一
    外部内存屏障会被发送至绘图驱动器,用以指示硬件的处理位置。

    由于所述阶段对应不同的目的,因此,除非是会阻碍同步计数器,不然
    每个通用的着色阶段使用一独立的内存屏障地址。计数器的计数值会增加,
    并且每一线程在开始之前,会先根据计数器的值进行等待。另外,在线程操
    作的结束前,将更新计数器的值。

    针对影像解码以及影像后处理,当着色阶段的操作与同步架构有关时,
    亦会对被?;さ挠跋窠蠥ES解密。在CSP中所执行的解码处理可作为一
    虚拟分页表(virtual?page?table;VPT)方块的一部分。当需要进行影像解密时,
    可藉由读取输入到可变长度解码着色阶段的影像帧缓冲器,将PCIE系统存
    储器的一缓冲器复制/解码到影像存储器的另一缓冲器中。由于系统及影像
    存储器的储存空间有限,故需重复使用缓冲器。为了使驱动器重复写入缓冲
    器,将使用外部内存屏障命令。为了重复使用影像存储器内的缓冲器,EUP
    计数器会使用EUP内存屏障/等待架构。EUP内存屏障/等待架构就是CSP
    的内部等待命令,以及来自着色器GP0执行可变长度解码着色阶段的指令
    STREG。

    由于影像存储器缓冲器有限,故必须重复使用影像存储器缓冲器。在读
    取缓冲器后,缓冲器会再重新储存数据。若将命令储存DMA缓冲器,并执
    行DMA缓冲器内的命令时,将会造成很长的延迟。因此,为了尽可能地减
    少硬件的驱动器,在进行AES复制命令前,驱动器设置一内部等待命令,
    用以等待一段时间,直到一计数器的计数值达一预设值,才对一目的位置进
    行读取,并可过度写入目的位置。在内部等待命令后,可先进行复制命令,
    用以确??赏瓿葾ES复制,接着再更新计数器,用以表示着色器GP0的输
    入数据有效。在内部等待命令下,CSP只会读取前4个计数器(0~3),但是
    CSP可更新16个计数寄存器的任一个,其中每个计数器具有16位。着色器
    (如GP0)读取CSP所设定的计数器,并且在内部等待命令下,可藉由着色器
    (如GP0)内的指令STREG设定计数器。

    在此需要强调的是,上述的多着色器架构提供较有弹性的可编程模型,
    因此,可根据使用者需求,调整影像解码效能??傻髡男馨叱滔肝?br />度(thread?granularity)以及快取命中率的调整。对每一影像解码线程而言,数
    据处理可为巨集(MB)、条带处理(移动补偿/回圈内去方块滤波...等)或是帧处
    理。另外,并列进行的线程可处理一个或多个帧。不同的数据细微度会造成
    不同的解码效率以及不同复杂度的驱动器。

    为了说明本发明的目的,接下来将说明多着色器架构的使用实施例。在
    本实施例中,一管线架构具有着色器GP0、GP1及GP2,但并非用以限制本
    发明。另外,假设已知一特定帧的条带数量,并且解码过程的每个阶段具有
    适当的线程启动(kickoffs)数量。一般而言,一线程启动代表一特定程序或操
    作的进行。举例而言,一帧具有2条带数据。一开始的着色器GP0有2线
    程启动(也就是每1条带数据有1线程启动),着色器GP1有2线程启动(也
    就是每1条带数据有1线程启动),接着,着色器GP2有1线程启动(也就是
    整个帧)。

    如先前所述,着色器GP0用以进行可变长度解码。着色器GP0的输入
    数据具有条带地址以及参数,其中条带地址以及参数与条带数据有关。着色
    器GP0的输入数据还包括输出缓冲器的地址。EUP根据计数器0的计数值,
    等待一段时间,以避免过度提供输入数据至移动补偿阶段(着色器GP1)。着
    色器GP1更新计数器0。如上所述,藉由16个计数寄存器的本地围篱/等
    待同步架构,可同步化多个着色阶段及其对应的任务。在这16个计数寄存
    器中,每一计数寄存器具有16位,并且由EUP(执行单元群)所控制维持。
    驱动器一般具有输出缓冲器。输出缓冲器以阵列方式排列。当输出最大量的
    条带数据时,输出缓冲器可使条带输出具有足够的驱动能力。着色阶段使移
    动补偿数据储存于至少一缓冲器之中。藉由着色器GP0阶段或是驱动器或
    是其它组合,将输入数据分组(如多少缓冲器被写入)写入至后续的着色器
    GP1阶段(其执行移动补偿)。在完成目前阶段后,需等计数值达到一预设值
    后,EUP才会继续下一解码阶段。

    在完成着色器GP0线程后,更新CSP中的AES解码操作,或是在移动
    补偿操作线程完成后,才更新AES解码操作。在本实施例中,很有可能不
    需清除或是无效化执行单元的L2快取存储器所储存的数据,因此,在着色
    器GP0阶段中,相对应的寄存器的控制位会被设定成0。另外,也可能不需
    无效化纹理快取存储器,因此,相对应的控制位会被设定成0。内存屏障数
    据会被写入到内存屏障地址。当着色器GP0线程开始时,可立即启动另一
    个着色器GP0线程。在一可能实施例中,着色器GP0线程的总数量并未超
    过2。

    着色器GP1阶段进行转换、移动补偿,在其它实施例中,着色器GP1
    还可进行去方块(de-blocking)。一般而言,一线程可处理一完整的条带数据。
    输入数据分组包括,移动补偿缓冲器(包括MBC、MV以及剩余数据)的总数
    量、输出缓冲器地址(已解码帧的地址)、纹理映射表格或是其它数据。EUP
    根据计数器1及计数器2的计数结果,等待一段时间。由计数器1的计数结
    果可得知,所有参考帧均已被解码。由计数器2的计数结果可得知,是否已
    致能输出缓冲器,用以写入数据。着色器读取移动补偿缓冲器,并产生已解
    码的帧。在完成着色器GP1操作后,更新计数器0。AES解码结果会被提供
    至可变长度解码输入缓冲器之中。

    在进行着色器GP1的操作时,会执行以下任务。外部围篱数据会被写
    入至围篱地址。EUP的L2快取存储器会被空出,使得通过纹理快取存储器
    读取解码帧时,可将读取结果作为后续帧解码时的一参考值。纹理快取存储
    器一般会被无效化。在完成着色器GP0线程后,便启动着色器GP1线程。

    着色器GP2对一帧或一图场进行回圈内去方块滤波(IDF)操作以及其它
    操作,如解交错操作。一般而言,一条带数据处理一帧。在着色器GP2中,
    输入数据包括解码帧的地址、输出缓冲器地址以及其它驱动器定义数据。
    EUP等待一段时间,以确保输出缓冲器可以被写入,而不会过度读取数据。
    在完成着色器GP2操作后,更新对应计数器,写出外部围篱以及空出EUP
    的L2快取存储器。根据接下来的阶段,读取着色器GP2的输出。举例而言,
    若下一阶段进行额外的后处理(在纹理操作下,写入数据),EUP的L2快取
    存储器的相对应地址的数据会被清除。在其它实施例中,若下一阶段读取数
    据,并作为纹理显示(藉由显示接口单元或DIU)时,快取存储器也会被清除。
    如果输出缓冲器覆盖先前通过纹理快取存储器所读取的数据,则纹理快取存
    储器会被无效化,以避免读取到旧的数据。如上所述,着色器GP3用以进
    行通用后处理,如解交错、缩放、颜色空间转换...等。

    图6为利用CSP内的多着色架构进行影像处理的一可能流程图。方块
    610将影像播放所需的功能映射到许多着色器。在一些实施例中,可使用图
    3所显示的映射架构。在方块620中,撷取每一着色器的一等待值。这些等
    待值与相对应的着色器的执行时间有关。在方块630中,根据撷取到的等待
    值,令所述着色器并列进行。一般而言,方块620及630是指向先前所述的
    同步架构。另外,如上所述,同步架构使用图5所示的计数寄存器528。

    图7为高级加密系统(AES)信息的一可能复制实施例。在进行第一着色
    器(如GP0)前,方块710开始复制高级加密系统信息。特别来说,这个步骤
    包含,将周边元件连接接口(PCIE)存储器的加密位流数据复制到帧缓冲器。
    在方块720中,进行复制处理时,对位流进行解密。接着,将解密后的位流
    复制到一帧缓冲器。这个处理用于播放被?;さ哪谌?。如上所述,在进行上
    述4个着色阶段任一者的工作前,需先产生AES金钥,用以解密位流。解
    密金钥亦可用于可变长度解码数据流。

    虽然本发明已以较佳实施例揭示如上,然其并非用以限定本发明,本领
    域的技术人员,在不脱离本发明的精神和范围的前提下,可作若干的更动与
    润饰,因此本发明的?;し段且员痉⒚鞯娜ɡ笪?。

    关于本文
    本文标题:多着色器系统及其处理方法.pdf
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