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    闪存 储存 装置 控制器 数据 写入 方法
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    摘要
    申请专利号:

    CN201010117087.2

    申请日:

    2010.02.12

    公开号:

    CN102156619A

    公开日:

    2011.08.17

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 3/06申请日:20100212|||公开
    IPC分类号: G06F3/06; G06F12/02 主分类号: G06F3/06
    申请人: 群联电子股份有限公司
    发明人: 许智仁; 黄意翔; 吴宗霖
    地址: 中国台湾苗栗县竹南镇群义路1号
    优先权:
    专利代理机构: 北京同立钧成知识产权代理有限公司 11205 代理人: 刘芳
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    法律状态
    申请(专利)号:

    CN201010117087.2

    授权公告号:

    102156619B||||||

    法律状态公告日:

    2013.05.22|||2011.09.28|||2011.08.17

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明提供一种闪存储存装置、闪存控制器及数据写入方法。储存装置中的闪存包括多个实体区块,每一实体区块包括多个实体地址,上述实体地址包括至少一快速实体地址与至少一慢速实体位址地址。此方法包括将上述实体区块至少分组为数据区与备用区,设定预设区块数量并从备用区提取m个实体区块。此方法还包括接收具有写入数据与逻辑地址的写入指令,根据逻辑地址与预设区块数量决定m个实体区块所表示的暂存区的逻辑地址范围。并在判断写入数据所欲写入的所有逻辑地址在暂存区的逻辑地址范围内时,使用快速模式将写入数据写入至m个实体区块中。

    权利要求书

    1: 一种数据写入方法, 用于具有一闪存的一储存装置, 其中该闪存包括多个记忆胞且 所述记忆胞划分为多个实体区块, 每一所述实体区块包括多个实体地址, 所述实体地址包 括至少一快速实体地址与至少一慢速实体地址, 且写入数据至该至少一快速实体地址的速 度快于写入数据至该至少一慢速实体地址的速度, 其中每一记忆胞用于储存 n 个位元, n为 大于 1 的整数, 该数据写入方法包括 : 将所述实体区块至少分组为一数据区与一备用区 ; 设定一预设区块数量并从该备用区提取 m 个实体区块 ; 配置多个逻辑区块且每一所述逻辑区块包括多个逻辑地址, 其中每一所述逻辑区块映 射该数据区的实体区块的其中之一 ; 接收一主机所下达的一第一写入指令, 该第一写入指令包括一第一写入数据与一第一 逻辑地址 ; 根据该第一逻辑地址与该预设区块数量决定该 m 个实体区块所表示的一暂存区的逻 辑地址范围 ; 判断该第一写入数据所欲写入的所有逻辑地址是否在该暂存区的逻辑地址范围内 ; 以 及 当该第一写入数据所欲写入的所有逻辑地址在该暂存区的逻辑地址范围内时, 则使用 一快速模式将该第一写入数据写入至该 m 个实体区块中, 其中在该快速模式中仅使用所述 实体地址的快速实体地址来写入数据。
    2: 根据权利要求 1 所述的数据写入方法, 其中在判断该第一写入数据所欲写入的所有 逻辑地址是否在该暂存区的逻辑地址范围内的步骤之后, 该方法还包括 : 当该第一写入数据所欲写入的所有逻辑地址不在该暂存区的逻辑地址范围内时, 则使 用一正常模式将该第一写入数据写入至该闪存的其他的实体区块中, 其中在该正常模式中 使用所述实体地址的快速实体地址与慢速实体地址来写入数据。
    3: 根据权利要求 1 所述的数据写入方法, 还包括 : 接收该主机所下达的一第二写入指令, 该第二写入指令包括一第二写入数据与一第二 逻辑地址 ; 判断该第二写入数据所欲写入的所有逻辑地址是否在该暂存区的逻辑地址范围内 ; 以 及 当该第二写入数据所欲写入的所有逻辑地址不在该暂存区的逻辑地址范围内时, 使用 一正常模式将该第二写入数据写入至该闪存的其他的实体区块中, 其中在该正常模式中使 用所述实体地址的快速实体地址与慢速实体地址来写入数据。
    4: 根据权利要求 3 所述的数据写入方法, 其中在判断该第二写入数据所欲写入的所有 逻辑地址是否在该暂存区的逻辑地址范围内的步骤后, 还包括 : 当该第二写入数据所欲写入的所有逻辑地址在该暂存区的逻辑地址范围内时, 判断该 暂存区是否被写满 ; 以及 当该暂存区已被写满时, 搬移该暂存区中的有效数据至该闪存的其他的实体区块中, 并使用该快速模式将该第二写入数据写入至该 m 个实体区块中。
    5: 根据权利要求 4 所述的数据写入方法, 其中在判断该暂存区是否被写满的步骤之 后, 还包括 : 2 当该暂存区未被写满时, 判断该第二写入数据所欲写入的所有逻辑地址与该 m 个实体 区块中已写入数据的逻辑地址是否重复 ; 以及 当该第二写入数据所欲写入的所有逻辑地址与该 m 个实体区块中已写入数据的逻辑 地址有重复时, 搬移该暂存区中的有效数据至该闪存的其他的实体区块中, 并使用该快速 模式将该第二写入数据写入至该 m 个实体区块中。
    6: 根据权利要求 5 所述的数据写入方法, 其中在判断该第二写入数据所欲写入的所有 逻辑地址与该 m 个实体区块中已写入数据的逻辑地址是否重复的步骤之后, 还包括 : 当该第二写入数据所欲写入的所有逻辑地址与该 m 个实体区块中已写入数据的逻辑 地址无重复时, 使用该快速模式将该第二写入数据写入至该 m 个实体区块中。
    7: 根据权利要求 1 所述的数据写入方法, 还包括 : 判断该第一写入数据的大小是否大于或等于一预设值, 当该第一写入数据的大小是大 于或等于该预设值且该第一写入数据所欲写入的所有逻辑地址在该暂存区的逻辑地址范 围内时, 则使用该快速模式将该第一写入数据写入至该 m 个实体区块中。
    8: 一种闪存储存装置, 包括 : 一连接器, 用于耦接一主机, 并接收该主机下达的写入指令 ; 一闪存, 该闪存包括多个记忆胞且所述记忆胞划分为多个实体区块, 每一所述实体区 块包括多个实体地址, 所述实体地址包括至少一快速实体地址与至少一慢速实体地址, 其 中写入数据至该至少一快速实体地址的速度快于写入数据至该至少一慢速实体地址的速 度, 而每一记忆胞用于储存 n 个位元, n 为大于 1 的整数 ; 以及 一闪存控制器, 耦接至该闪存与该连接器, 用于将所述实体区块至少分组为一数据区 与一备用区, 设定一预设区块数量并从该备用区提取 m 个实体区块, 以及配置多个逻辑区 块且每一所述逻辑区块包括多个逻辑地址, 而每一所述逻辑区块映射该数据区的实体区块 的其中之一, 当该闪存控制器接收该主机所下达的一第一写入指令, 而该第一写入指令包括一第一 写入数据与一第一逻辑地址时, 该闪存控制器根据该第一逻辑地址与该预设区块数量决定 该 m 个实体区块所表示的一暂存区的逻辑地址范围, 并判断该第一写入数据所欲写入的所 有逻辑地址是否在该暂存区的逻辑地址范围内, 当该第一写入数据所欲写入的所有逻辑地址在该暂存区的逻辑地址范围内, 该闪存控 制器使用一快速模式将该第一写入数据写入至该 m 个实体区块中, 其中在该快速模式中仅 使用所述实体地址的快速实体地址来写入数据。
    9: 根据权利要求 8 所述的闪存储存装置, 其中当该第一写入数据所欲写入的所有逻辑 地址不在该暂存区的逻辑地址范围内时, 该闪存控制器使用一正常模式将该第一写入数据 写入至该闪存的其他的实体区块中, 其中在该正常模式中使用所述实体地址的快速实体地 址与慢速实体地址来写入数据。
    10: 根据权利要求 8 所述的闪存储存装置, 其中当该闪存控制器接收该主机所下达的 一第二写入指令, 而该第二写入指令包括一第二写入数据与一第二逻辑地址时, 该闪存控 制器判断该第二写入数据所欲写入的所有逻辑地址是否在该暂存区的逻辑地址范围内, 当该第二写入数据所欲写入的所有逻辑地址不在该暂存区的逻辑地址范围内时, 该闪 存控制器使用一正常模式将该第二写入数据写入至该闪存的其他的实体区块中, 其中在该 3 正常模式中使用所述实体地址的快速实体地址与慢速实体地址来写入数据。
    11: 根据权利要求 10 所述的闪存储存装置, 其中当该第二写入数据所欲写入的所有逻 辑地址在该暂存区的逻辑地址范围内时, 该闪存控制器判断该暂存区是否被写满, 当该暂存区已被写满时, 该闪存控制器搬移该暂存区中的有效数据至该闪存的其他的 实体区块中, 并使用该快速模式将该第二写入数据写入至该 m 个实体区块中。
    12: 根据权利要求 11 所述的闪存储存装置, 其中当该暂存区未被写满时, 该闪存控制 器判断该第二写入数据所欲写入的所有逻辑地址与该 m 个实体区块中已写入数据的逻辑 地址是否重复, 当该第二写入数据所欲写入的所有逻辑地址与该 m 个实体区块中已写入数据的逻辑 地址有重复时, 该闪存控制器搬移该暂存区中的有效数据至该闪存的其他的实体区块中, 并使用该快速模式将该第二写入数据写入至该 m 个实体区块中。
    13: 根据权利要求 12 所述的闪存储存装置, 其中当该第二写入数据所欲写入的所有逻 辑地址与该 m 个实体区块中已写入数据的逻辑地址无重复时, 该闪存控制器使用该快速模 式将该第二写入数据写入至该 m 个实体区块中。
    14: 一种闪存控制器, 配置于耦接至一主机的一闪存储存装置中, 该闪存储存装置具有 一闪存, 该闪存包括多个记忆胞且所述记忆胞划分为多个实体区块, 每一所述实体区块包 括多个实体地址, 所述实体地址包括至少一快速实体地址与至少一慢速实体地址, 而写入 数据至该至少一快速实体地址的速度快于写入数据至该至少一慢速实体地址的速度, 其中 每一记忆胞用于储存 n 个位元, n 为大于 1 的整数, 该闪存控制器包括 : 一微处理器单元 ; 一闪存接口单元, 耦接至该微处理器单元, 用于耦接至该闪存 ; 一主机接口单元, 耦接至该微处理器单元, 用于耦接至该主机 ; 以及 一存储器管理单元, 耦接至该微处理器单元, 用于将所述实体区块至少分组为一数据 区与一备用区, 设定一预设区块数量并从该备用区提取 m 个实体区块, 以及配置多个逻辑 区块且每一所述逻辑区块包括多个逻辑地址, 其中每一所述逻辑区块映射该数据区的实体 区块的其中之一, 当该主机接口单元接收该主机所下达的一第一写入指令, 而该第一写入指令包括一第 一写入数据与一第一逻辑地址时, 该存储器管理单元根据该第一逻辑地址与该预设区块数 量决定该 m 个实体区块所表示的一暂存区的逻辑地址范围, 并判断该第一写入数据所欲写 入的所有逻辑地址是否在该暂存区的逻辑地址范围内, 当该第一写入数据所欲写入的所有逻辑地址在该暂存区的逻辑地址范围内时, 该存储 器管理单元使用一快速模式将该第一写入数据写入至该 m 个实体区块中, 其中在该快速模 式中仅使用所述实体地址的快速实体地址来写入数据。
    15: 根据权利要求 14 所述的闪存控制器, 其中当该第一写入数据所欲写入的所有逻辑 地址不在该暂存区的逻辑地址范围内时, 该存储器管理单元使用一正常模式将该第一写入 数据写入至该闪存的其他的实体区块中, 其中在该正常模式中使用所述实体地址的快速实 体地址与慢速实体地址来写入数据。

    说明书


    闪存储存装置、 闪存控制器及数据写入方法

        技术领域 本发明涉及一种数据写入方法, 尤其涉及一种兼具写入速度与储存容量的闪存储 存装置、 闪存控制器及数据写入方法。
         背景技术 由于闪存 (Flash Memory) 具有非挥发性、 省电、 体积小以及内部无机械结构等特 性, 因此被广泛地应用于各种电子装置。有越来越多如记忆卡或随身碟等可携式储存装置 以闪存作为其中的储存媒体。
         闪存具有多个实体区块 (physical block), 且每一实体区块具有多个实体页面 (page), 其中在实体区块写入数据时必须根据实体页面的顺序依序地写入数据。 此外, 闪存 根据每一记忆胞能储存的位元数可区分为单层记忆胞 (Single Level Cell, SLC)NAND 闪存 与多层记忆胞 (Multi Level Cell, MLC)NAND 闪存。在 SLC NAND 闪存中每一个记忆胞仅能 储存一个位元的数据。而在 MLC NAND 闪存中, 每个记忆胞所储存的电荷可被区分为多个位 准。因此, 在 MLC NAND 闪存中, 一个记忆胞可储存多个位元的数据?;诖?, 在相同记忆胞 数目下, MLC NAND 闪存的页面数会是 SLC NAND 闪存的页面数的数倍。
         MLC NAND 闪存的实体区块的程序化可分为多阶段。以 2 层记忆胞为例, 实体区块 的程序化可分为 2 阶段。第一阶段是下页 (lower page) 的写入部分, 其物理特性类似于 SLC NAND 闪存, 在完成第一阶段之后才程序化上页 (upper page)。一般来说, 下页的程序 化速度会快于上页数倍。
         然而, 程序化速度较快的页面通常仅是整个区块的部分页面, 因此若单独使用程 序化速度较快的页面虽能提升写入速度, 但相对来说闪存的可用容量也将大幅减少。 据此, 为了尽可能地使用所有的储存容量, 程序化速度快或慢的页面都将被使用, 这将导致数据 写入速度变慢, 而无法提升整体的写入效率。
         发明内容
         本发明提供一种数据写入方法, 在提升数据写入速度的同时, 不对储存装置的可 用储存容量造成负面影响。
         本发明提供一种闪存储存装置, 提升其写入速度并确保不过度减少其中闪存的可 使用空间。
         本发明提供一种闪存控制器, 用于具有闪存的储存装置, 使其兼具写入速度以及 储存容量的优势。
         本发明提供一种数据写入方法, 用于具有闪存的储存装置, 其中闪存包括多个记 忆胞且上述记忆胞划分为多个实体区块, 每一实体区块包括多个实体地址, 上述实体地址 包括至少一快速实体地址与至少一慢速实体地址, 且将数据写入至快速实体地址的速度快 于将数据写入至慢速实体地址的速度, 而每一记忆胞用于储存 n 个位元, n 为大于 1 的整 数。此数据写入方法包括将上述实体区块至少分组为一数据区 (data area) 与一备用区(spare area), 设定预设区块数量并从备用区提取 m 个实体区块, 以及配置多个逻辑区块且 每一逻辑区块包括多个逻辑地址, 其中每一逻辑区块映射至数据区的其中一个实体区块。 此方法还包括接收主机所下达的第一写入指令, 此第一写入指令包括第一写入数据与第一 逻辑地址, 根据第一逻辑地址与预设区块数量决定 m 个实体区块所表示的暂存区的逻辑地 址范围。 此方法包括在判断第一写入数据所欲写入的所有逻辑地址在暂存区的逻辑地址范 围内时, 使用快速模式将第一写入数据写入至 m 个实体区块中。其中在快速模式中仅使用 实体地址的快速实体地址来写入数据。
         本发明提供一种闪存储存装置, 包括连接器、 闪存, 以及闪存控制器。其中连接器 用于耦接主机, 并接收主机所下达的写入指令。闪存包括多个记忆胞且上述记忆胞划分为 多个实体区块, 每一实体区块包括多个实体地址, 上述实体地址包括至少一快速实体地址 与至少一慢速实体地址。其中, 将数据写入至快速实体地址的速度快于将数据写入至慢速 实体地址的速度, 而每一记忆胞用于储存 n 个位元, n 为大于 1 的整数。闪存控制器耦接至 闪存与连接器, 用于将上述实体区块至少分组为数据区与备用区, 设定预设区块数量并从 备用区提取 m 个实体区块, 以及配置多个逻辑区块且每一逻辑区块包括多个逻辑地址, 而 每一逻辑区块映射数据区的其中一个实体区块。 当闪存控制器接收主机所下达的第一写入 指令, 而第一写入指令包括第一写入数据与第一逻辑地址时, 闪存控制器根据第一逻辑地 址与预设区块数量决定 m 个实体区块所表示的暂存区的逻辑地址范围, 并判断第一写入数 据所欲写入的所有逻辑地址是否在暂存区的逻辑地址范围内。 当第一写入数据所欲写入的 所有逻辑地址在暂存区的逻辑地址范围内, 闪存控制器使用快速模式将第一写入数据写入 至 m 个实体区块中, 其中在快速模式中仅使用实体地址中的快速实体地址来写入数据。 本发明提供一种闪存控制器, 配置于耦接至主机的闪存储存装置中, 此闪存储存 装置具有闪存, 闪存包括多个记忆胞且上述记忆胞划分为多个实体区块, 每一实体区块包 括多个实体地址, 上述实体地址包括至少一快速实体地址与至少一慢速实体地址, 而将数 据写入至快速实体地址的速度快于将数据写入至慢速实体地址的速度, 其中每一记忆胞用 于储存 n 个位元, n 为大于 1 的整数。闪存控制器包括微处理器单元、 闪存接口单元、 主机 接口单元以及存储器管理单元。闪存接口单元耦接至微处理器单元用于耦接至闪存。主机 接口单元耦接至微处理器单元, 用于耦接至主机。 存储器管理单元耦接至微处理器单元, 用 于将上述实体区块至少分组为数据区与备用区。 存储器管理单元设定预设区块数量并从备 用区提取 m 个实体区块, 以及配置多个逻辑区块且每一逻辑区块包括多个逻辑地址, 其中 各逻辑区块映射至数据区的其中一个实体区块。 当主机接口单元接收主机所下达的第一写 入指令, 而第一写入指令包括第一写入数据与第一逻辑地址时, 存储器管理单元根据第一 逻辑地址与预设区块数量决定 m 个实体区块所表示的暂存区的逻辑地址范围, 并判断第一 写入数据所欲写入的所有逻辑地址是否在暂存区的逻辑地址范围内。 当第一写入数据所欲 写入的所有逻辑地址在暂存区的逻辑地址范围内时, 存储器管理单元使用快速模式将第一 写入数据写入至 m 个实体区块中, 其中在快速模式中仅使用实体地址中的快速实体地址来 写入数据。
         基于上述, 本发明系动态地决定暂存区的逻辑地址范围, 只要所欲写入的数据是 位于暂存区的逻辑地址范围内, 便利用暂存区中的快速实体地址来储存数据, 以增加写入 速度。等储存装置进入闲置状态时, 再对暂存区中的数据进行处理。如此一来, 在利用闪存
         中具有较快写入速度的实体地址来提升数据写入速度之余, 也不会对闪存的可用空间造成 负面影响。
         为让本发明的上述特征和优点能更明显易懂, 下文特举范例实施例, 并配合所附 图式作详细说明如下。 附图说明
         图 1A 为本发明范例实施例的使用闪存储存装置的主机系统。 图 1B 为本发明范例实施例的电脑、 输入 / 输出装置与闪存储存装置的示意图。 图 1C 为本发明另一范例实施例的主机系统与闪存储存装置的示意图。 图 1D 为图 1A 所示闪存储存装置 100 的方块图。 图 2 为本发明另一范例实施例的闪存控制器的方块图。 图 3A、 3B 为本发明一范例实施例的暂存区与其逻辑地址范围的对应关系示意图。 图 4 为本发明一范例实施例的写入速度与时间的曲线图。 图 5 为本发明一范例实施例数据写入方法的流程图。 主要附图标记说明 : 1000 : 主机系统 ; 1100 : 电脑 ; 1102 : 微处理器 ; 1104 : 随机存取存储器 ; 1106 : 输入 / 输出装置 ; 1108 : 系统总线 ; 1110 : 数据传输接口 ; 1202 : 鼠标 ; 1204 : 键盘 ; 1206 : 显示器 ; 1208 : 打印机 ; 1212 : 随身碟 ; 1214 : 记忆卡 ; 1216 : 固态硬盘 ; 1310 : 数码相机 ; 1312 : SD 卡 ; 1314 : MMC 卡 ; 1316 : 记忆棒 ; 1318 : CF 卡 ; 1320 : 嵌入式储存装置 ; 100 : 闪存储存装置 ; 102 : 连接器 ; 104、 104’ : 闪存控制器 ; 1042 : 主机接口单元 ; 1044 : 微处理器单元 ; 1046 : 存储器管理单元 ; 1048 : 闪存接口单元 ; 106 : 闪存 ; 2002 : 缓冲存储器 ; 2004 : 错误校正单元 ; 2006 : 电源管理单元 ; L0、 L1、 L51、 L99、 L100、 L150、 LH : 逻辑地址 ; P0、 P1、 P2、 P3、 P198、 P199 : 实体地址 ; P_B0、 P_B1、 P_B99 : 实体区块 ; t1 、 t2、 t3 : 时间点 ; 510 ~ 590 : 本发明一范例实施例所述数据写入方法的各步骤。具体实施方式
         图 1A 为本发明范例实施例的使用闪存储存装置的主机系统。图 1B 为本发明范例 实施例的电脑、 输入 / 输出装置与闪存储存装置的示意图。图 1C 为本发明另一范例实施例的主机系统与闪存储存装置的示意图。
         请参照图 1A, 主机系统 1000 包括电脑 1100 与输入 / 输出 (Input/Output, I/O) 装 置 1106。 电脑 1100 包括微处理器 1102、 随机存取存储器 (RandomAccess Memory, RAM)1104、 系统总线 1108 以及数据传输接口 1110。输入 / 输出装置 1106 包括如图 1B 所示的鼠标 1202、 键盘 1204、 显示器 1206 与打印机 1208。必须了解的是, 图 1B 所示的装置非限制输入 / 输出装置 1106, 输入 / 输出装置 1106 可还包括其他装置。
         在本发明范例实施例中, 闪存储存装置 100 是通过数据传输接口 1110 与主机系统 1000 的其他元件耦接。通过微处理器 1102、 随机存取存储器 1104 与输入 / 输出装置 1106 的处理, 主机系统 1000 可将数据写入至闪存储存装置 100 或从闪存储存装置 100 中读取数 据。例如, 闪存储存装置 100 可以是如图 1B 所示的随身碟 1212、 记忆卡 1214 或固态硬盘 (Solid State Drive, SSD)1216。
         一般而言, 主机系统 1000 为可储存数据的任意系统。虽然在本范例实施例中, 主 机系统 1000 是以电脑系统来作说明, 然而, 在本发明另一范例实施例中, 主机系统 1000 也 可以是数码相机、 摄影机、 通信装置、 音频播放器或视频播放器等系统。 例如, 在主机系统为 数码相机 1310 时, 闪存储存装置则为其所使用的 SD 卡 1312、 MMC 卡 1314、 记忆棒 (Memory Stick)1316、 CF 卡 1318 或嵌入式储存装置 1320( 如图 1C 所示 )。嵌入式储存装置 1320 包 括嵌入式多媒体卡 (Embedded MMC, eMMC)。值得一提的是, 嵌入式多媒体卡是直接耦接于 主机系统的基板上。 图 1D 为图 1A 所示的闪存储存装置 100 的方块图。 请参照图 1D, 闪存储存装置 100 包括连接器 102、 闪存控制器 104 与闪存 106。
         连接器 102 耦接至闪存控制器 104 并且用于耦接至主机系统 1000。在本范例 实施例中, 连接器 102 所支援的传输接口种类为通用序列总线 (UniversalSerial Bus, USB) 接 口。 而 在 其 他 范 例 实 施 例 中, 连 接 器 102 的 传 输 接 口 种 类 也 可 以 是 串 行 高 级 技 术 附 件 (Serial Advanced Technology Attachment, SATA) 接 口、 平行高级技术附 件 (Parallel Advanced Technology Attachment, PATA) 接口、 电气和电子工程师协会 (Institute of Electrical and ElectronicEngineers, IEEE)1394 接口、 高速周边零件 连接接口 (Peripheral ComponentInterconnect Express, PCI Express) 接口、 安全数字 (Secure Digital, SD) 接口、 记忆棒 (Memory Stick, MS) 接口、 多媒体储存卡 (Multimedia Card, MMC) 接口、 小型快闪 (Compact Flash, CF) 接口, 或整合驱动电子 (IntegratedDrive Electronics, IDE) 接口等任何适用的接口, 在此并不加以限制。
         闪存控制器 104 会执行以硬件型式或韧体型式的多个逻辑门或控制指令, 并根 据主机系统 1000 的指令在闪存 106 中进行数据的写入、 读取与抹除等运作。闪存控制器 104 包括主机接口单元 1042、 微处理器单元 1044、 存储器管理单元 1046, 以及闪存接口单元 1048。
         闪存控制器 104 通过主机接口单元 1042 并通过连接器 102 以耦接至主机系统 1000。在本范例实施例中, 主机接口单元 1042 具有 USB 接口, 而在其他范例实施例中, 主机 接口单元 1042 也可以是符合 SATA 接口、 PATA 接口、 IEEE 1394 接口、 PCI Express 接口、 SD 接口、 MS 接口、 MMC 接口、 CF 接口、 IDE 接口或其他接口标准的接口单元。
         此外, 闪存控制器 104 系通过闪存接口单元 1048 耦接闪存 106, 据以对闪存 106 进
         行相关运作。
         如图 1D 所示, 主机接口单元 1042、 存储器管理单元 1046 以及闪存接口单元 1048 均耦接至微处理器单元 1044, 而微处理器单元 1044 是闪存控制器 104 的主控单元, 用于和 主机接口单元 1042、 闪存接口单元 1048 以及存储器管理单元 1046 等元件协同合作, 以进行 闪存 106 的各种运作。
         存储器管理单元 1046 用于在闪存储存装置 100 耦接至主机系统 1000 时执行一暂 存管理机制。而存储器管理单元 1046 的详细运作方式将于以下再作详细说明。
         在本发明的另一范例实施例中, 闪存储存装置 100 中的闪存控制器还包括其他功 能模组。图 2 为本发明另一范例实施例的闪存控制器的方块图, 请参照图 2。在闪存控制器 104’ 中, 除了包括主机接口单元 1042、 微处理器单元 1044、 存储器管理单元 1046 以及闪存 接口单元 1048 之外, 另外还包括缓冲存储器 2002、 错误校正单元 2004, 以及电源管理单元 2006。
         详细地说, 缓冲存储器 2002 耦接至微处理器单元 1044, 用于暂存来自于主机系统 1000 的数据, 或暂存来自于闪存 106 的数据。
         错误校正单元 2004 耦接至微处理器单元 1044, 用于执行一错误校正程序以确 保数据的正确性。具体来说, 当闪存控制器 104’ 接收到来自主机系统 1000 的写入指令 时, 错误校正单元 2004 会为对应此写入指令的写入数据产生相应的错误校正码 (Error Correcting Code, ECC), 而此写入数据与相应的错误校正码将被一并写入至闪存 106。而 当闪存控制器 104’ 接收到来自主机系统 1000 的读取指令时, 则会从闪存 106 中读取对应 此读取指令的数据及其错误校正码。此时, 错误校正单元 2004 会根据此错误校正码对所读 取的数据执行错误校正程序。
         电源管理单元 2006 耦接至微处理器单元 1044, 用于控制闪存储存装置 100 的电 源。
         闪存 106 用于储存如档案配置表 (File Allocation Table, FAT) 等档案系统信 息, 以及储存如影音档案、 文字档等一般性数据。在本范例实施例中, 闪存 106 为多层记忆 胞 (Multi Level Cell, MLC)NAND 闪存, 亦即, 闪存 106 包括多个记忆胞, 且每一记忆胞系用 于储存 n 个位元 (n 为大于 1 的整数 )。上述记忆胞划分为多个实体区块, 每一实体区块包 括多个实体地址, 而上述实体地址包括至少一快速实体地址与至少一慢速实体地址。 其中, 将数据写入至任一快速实体地址的速度会快于将数据写入至任一慢速实体地址的速度。
         在本范例实施例中, 存储器管理单元 1046 至少会将闪存 106 中的所有实体区块逻 辑地分组为数据区 (data area) 与备用区 (spare area), 在其他范例实施例中, 实体区块则 例如会被逻辑地分组为系统区 (system area)、 数据区 (data area)、 备用区 (spare area) 与取代区 (replacement area)。
         存储器管理单元 1046 根据一预设区块数量从备用区提取 m 个实体区块以作为暂 存区。举例来说, m 可以是预设区块数量与 n 的乘积, 但并不以此为限。假设以 B 表示预设 区块数量, 那么当闪存 106 的每一记忆胞用于储存 2 个位元时, 存储器管理单元 1046 例如 会从备用区提取 2×B 个实体区块作为暂存区。而当闪存 106 的每一记忆胞用于储存 3 个 位元时, 存储器管理单元 1046 可从备用区提取 3×B 个实体区块作为暂存区。
         在本范例实施例中, 当判断要将数据写入暂存区时, 存储器管理单元 1046 仅会把数据写入这 m 个实体区块所包括的所有实体地址中的快速实体地址。假设闪存 106 中的 每一记忆胞可储存 2 个位元, 其中各实体区块所包括的多个实体地址可分为下页 (lower page) 与上页 (upper page), 由于将数据写入下页的速度会快于将数据写入上页的速度, 因 此存储器管理单元 1046 将下页视为快速实体地址。若闪存 106 的每一记忆胞可储存 3 个 位元, 各实体区块所包括的多个实体地址则可分为数据写入速度递减的下页、 中页, 以及上 页, 那么存储器管理单元 1046 例如会将下页作为快速实体地址, 又或者是将下页及中页视 为快速实体地址?;谎灾?, 存储器管理单元 1046 可将实体区块中具有最快写入速度的实体 地址视为快速实体地址, 或是将实体区块中具有最快以及较快写入速度的实体地址一并视 为快速实体地址。
         假设 m 是预设区块数量与 n 的乘积, 且存储器管理单元 1046 只会将具有最快写入 速度的实体地址视为能写入数据的快速实体地址, 那么暂存区中可储存数据的容量将与预 设区块数量所对应的储存容量相等。
         由于闪存储存装置 100 是以轮替使用闪存 106 中的实体区块来储存主机系统 1000 欲写入的数据, 因此存储器管理单元 1046 会配置多个逻辑区块以供主机系统 1000 存取数 据。其中, 每个逻辑区块包括多个逻辑地址, 每个逻辑区块映射数据区的其中一个实体区 块, 且该逻辑区块中的每一逻辑地址映射至对应实体区块中的一实体地址。 据此, 主机系统 1000 仅需根据逻辑地址来存取数据, 而存储器管理单元 1046 会在所映射的实体地址中实 际地读取或写入数据。 在本范例实施例中, 当主机接口单元 1042 接收到主机系统 1000 所下达的第一写 入指令所包括的第一写入数据与第一逻辑地址时, 存储器管理单元 1046 便会根据预设区 块数量及第一写入指令中的第一逻辑地址, 决定 m 个实体区块所表示的暂存区的逻辑地址 范围。 假设第一逻辑地址为 A, 且预设区块数量的容量可储存 Lnum 个逻辑地址, 那么 m 个实 体区块所表示的暂存区的逻辑地址范围便是 A 至 A+Lnum-1。进一步来说, 随着第一逻辑地 址的不同, 暂存区的逻辑地址范围也不相同。
         存储器管理单元 1046 首先根据第一写入指令的内容判断第一写入数据所欲写入 的所有逻辑地址是否在暂存区的逻辑地址范围之内。若是, 存储器管理单元 1046 会使用 一快速模式将第一写入数据写入至 m 个实体区块中。其中, 快速模式表示存储器管理单元 1046 仅会使用暂存区所包括的所有实体地址中的快速实体地址来写入数据, 从而大幅提升 写入数据的速度。将第一写入数据写入 m 个实体区块的快速实体地址的方式将于以下配合 图示再作说明。
         然而, 若第一写入数据所欲写入的所有逻辑地址并未在暂存区的逻辑地址范围之 内 ( 亦即, 第一写入数据的大小超过暂存区的可用储存容量 ), 存储器管理单元 1046 则会使 用一正常模式将第一写入数据写入至闪存 106 的其他的实体区块中。在正常模式中, 存储 器管理单元 1046 会使用实体地址的快速实体地址与慢速实体地址来写入数据。存储器管 理单元 1046 必须将在数据区中欲写入实体区块内的有效数据以及欲写入的新数据搬移到 提取自备用区的实体区块, 由于此时写入数据的方式与一般通过轮替实体区块来储存数据 的方式相同, 故不赘述。
         在本范例实施例中, 一旦主机系统 1000 于一段预设时间 ( 例如 0.2 秒 ) 都没有下 达指令至闪存储存装置 100, 存储器管理单元 1046 便判断闪存储存装置 100 进入闲置状态。
         此时, 存储器管理单元 1046 会将已写入至 m 个实体区块中的所有数据都搬移至从备用区所 提取的实体区块并将所提取的实体区块关联至数据区, 并对这 m 个实体区块的内容加以清 除, 以便于下次使用。
         倘若在进行上述搬移与清除的动作之前, 主机系统 1000 再次下达了另一写入指 令至闪存储存装置 100, 存储器管理单元 1046 则会根据此次接收写入指令所欲写入的所有 逻辑地址是否在暂存区的逻辑地址范围之内, 进而决定要利用暂存区来储存数据, 或是通 过一般数据写入的方式将数据写入至闪存 106。
         为了方便说明, 在此称主机系统 1000 接着下达的写入指令为第二写入指令, 且第 二写入指令包括第二写入数据与第二逻辑地址。 当第二写入数据所欲写入的所有逻辑地址 不在暂存区的逻辑地址范围内时, 存储器管理单元 1046 使用正常模式将第二写入数据写 入至闪存 106 的其他实体区块中, 换言之, 当第二写入数据所欲写入的所有逻辑地址部份 在暂存区的逻辑地址范围内与部分不在暂存区的逻辑地址范围内时, 存储器管理单元 1046 也使用正常模式将第二写入数据写入至闪存 106 的其他实体区块中。
         当第二写入数据所欲写入的所有逻辑地址在暂存区的逻辑地址范围内时, 存储器 管理单元 1046 接着判断暂存区是否被写满 ( 亦即, 判断 m 个实体区块中的所有快速实体地 址是否都已写入数据 )。 当暂存区已被写满时, 存储器管理单元 1046 将暂存区中的有效数据搬移至闪存 106 的其他实体区块中, 并使用快速模式将第二写入数据写入至 m 个实体区块中。 搬移暂存 区中有效数据以及使用快速模式写入第二写入数据的方式在后面详述。
         在暂存区未被写满的情况下, 存储器管理单元 1046 接着判断第二写入数据所欲 写入的所有逻辑地址与 m 个实体区块 ( 暂存区 ) 中已写入数据的逻辑地址是否重复。
         若第二写入数据所欲写入的所有逻辑地址与 m 个实体区块中已写入数据的逻辑 地址有重复时, 存储器管理单元 1046 将暂存区中的有效数据搬移至闪存 106 的其他的实体 区块中, 并使用快速模式将第二写入数据写入至 m 个实体区块中。而在第二写入数据所欲 写入的所有逻辑地址与 m 个实体区块中已写入数据的逻辑地址并无重复时, 存储器管理单 元 1046 则直接使用快速模式将第二写入数据写入至 m 个实体区块中。
         以下说明当存储器管理单元 1046 判断暂存区已被写满, 或是当所欲写入的逻辑 地址与 m 个实体区块中已有数据写入的逻辑地址重复时, 存储器管理单元 1046 搬移有效数 据及使用快速模式来写入数据的详细方式。
         在一范例实施例中, 存储器管理单元 1046 会对整个暂存区进行整理, 并在清除暂 存区所包括的实体区块后, 重新决定暂存区的逻辑地址范围。详细地说, 存储器管理单元 1046 将在目前作为暂存区的 m 个实体区块中的所有有效数据搬移至从备用区提取的实体 区块中, 接着将提取自备用区的实体区块关联至数据区。接下来, 存储器管理单元 1046 抹 除原本作为暂存区的 m 个实体区块, 并将这 m 个实体区块关联至备用区。存储器管理单元 1046 会再度从备用区提取 m 个实体区块以作为暂存区, 并根据第二逻辑地址与预设区块 数量重新决定新提取 m 个实体区块所对应的暂存区逻辑地址范围。最后, 存储器管理单元 1046 使用快速模式将第二写入数据写入至此 m 个实体区块中。
         在另一范例实施例中, 存储器管理单元 1046 仅会对暂存区中发生重复写入情况 的地址进行处理。存储器管理单元 1046 首先将重复的逻辑地址中的有效数据搬移到提取
         自备用区的实体区块中, 接着再使用快速模式将第二写入数据写入至 m 个实体区块中。
         图 3A、 图 3B 为本发明一范例实施例的暂存区与其逻辑地址范围的对应关系示意 图。 在本范例实施例中假设预设区块数量为 50, 闪存 106 中每一记忆胞用于储存 2 个位元, 闪存 106 中的每一实体区块包括两个实体地址, 且存储器管理单元 1046 从备用区提取 100 个实体区块来当作暂存区。如图 3A 所示, 这 100 个实体区块例如被编号为 P_B0 至 P_B99, 而实体区块 P_B0 至 P_B99 所包括的实体地址例如被编号为 P0 至 P199。另外假设在实体地 址 P0 至 P199 中, 实体地址 P0、 P2、 P4、 ...、 P198 等被编号为双数的实体地址属于快速实体 地址。 必须特别说明的是, 上述假设只是为了方便说明而举出的范例, 并不用于限制本发明 的范围。
         当闪存储存装置 100 接收到主机系统 1000 下达的第一写入指令与其中的第一写 入数据时, 倘若第一写入指令所包括的第一逻辑地址为 L0, 那么暂存区 ( 即实体区块 P_B0 至 P_B99) 所对应的逻辑地址范围便是逻辑地址 L0 至 L99?;痪浠八?, 逻辑地址 L0 系对应 至实体区块 P_B0 中的实体地址 P0, 逻辑地址 L1 则对应至实体区块 P_B1 中的实体地址 P2, 以此类推。
         倘若第一写入数据所欲写入的所有逻辑地址为逻辑地址 L0 至 L29, 由于逻辑地址 L0 至 L29 完全在暂存区的逻辑地址范围之内, 因此存储器管理单元 1046 会利用快速模式将 第一写入数据对应地写入实体地址 P0、 P2、 P4、 ...、 P58。 然而倘若第一写入数据所欲写入的逻辑地址为逻辑地址 L0 至 L100, 由于逻辑地 址 L0 至 L100 有部份超出暂存区的逻辑地址范围, 因此存储器管理单元 1046 会利用正常模 式将第一写入数据写入至闪存 106 的其他实体区块。
         在完成数据写入的动作后, 存储器管理单元 1046 会在判断闪存储存装置 100 进入 闲置状态时, 对暂存区中的数据进行搬移。假设在此之前, 闪存储存装置 100 又接收到主 机系统 1000 下达的第二写入指令以及对应的第二写入数据。倘若第二写入数据所欲写入 的是逻辑地址 L50 至 L59, 由于上述逻辑地址都在暂存区的逻辑地址范围内, 因此存储器管 理单元 1046 便会将第二写入数据对应地写入暂存区, 亦即, 将第二写入数据写入实体地址 P100、 P102、 P104、 ...、 P118。
         但若第二写入数据所欲写入的所有逻辑地址有部份超过暂存区的逻辑地址范围 ( 例如当第二写入数据所欲写入的是逻辑地址 L50 至 L110), 或所欲写入的逻辑地址完全超 过暂存区的逻辑地址范围 ( 例如当第二写入数据所欲写入的是逻辑地址 L199 至 L250), 那 么存储器管理单元 1046 便会依照一般闪存的写入方式, 以正常模式将第二写入数据写入 至闪存 106 的其他实体区块中。
         任何在闪存储存装置 100 进入闲置状态之前所接收到的写入指令, 只要写入指令 所欲写入的逻辑地址全部都在暂存区的逻辑地址范围 ( 即逻辑地址 L0 至 L99) 之内, 写入 指令所对应的写入数据便会被对应地储存至实体区块 P_B0 至 P_B99 的快速实体地址。
         一旦存储器管理单元 1046 判断闪存储存装置 100 进入闲置状态, 存储器管理单元 1046 会将写入在实体区块 P_B0 至 P_B99 中的所有数据搬移至提取自备用区的实体区块, 并 清除实体区块 P_B0 至 P_B99 的内容?;谎灾?, 这些被取作为暂存区的实体区块将再度被关 联至闪存 106 的备用区。
         然后, 当闪存储存装置 100 接收到写入指令以及对应的写入数据时, 若写入指令
         中的逻辑地址为 L51, 那么如图 3B 所示, 存储器管理单元 1046 会将逻辑地址 L51 至 L150 定 义为暂存区目前的逻辑地址范围。此时, 存储器管理单元 1046 从备用区所提取 100 个实体 区块 ( 例如被编号为 P_B0 至 P_B99) 将对应至逻辑地址 L51 至 L150。举例来说, 逻辑地址 L51 是对应至实体区块 P_B0 中的实体地址 P0, 而逻辑地址 L150 则对应至实体区块 P_B99 中的实体地址 P198。
         决定暂存区的逻辑地址范围后, 只要写入指令所欲写入的逻辑地址全部在暂存区 的逻辑地址范围 ( 即逻辑地址 L51 至 L150) 之内, 写入指令所对应的写入数据便会被对应 地储存至实体区块 P_B0 至 P_B99 的快速实体地址。
         如上所述, 当所欲写入的地址在暂存区的逻辑地址范围内时, 便利用暂存区中对 应的快速实体地址来暂存数据, 以加快数据写入的速度。 一旦完成写入动作, 再利用闪存储 存装置 100 进入闲置状态时对暂存区中的数据进行搬移。由于暂存区的逻辑地址范围会根 据决定范围时所接收的写入指令的逻辑地址而有所变动, 因此具有较快写入速度的并非固 定的逻辑地址, 而会动态改变。
         图 4 为本发明一范例实施例的写入速度与时间的曲线图。如图 4 所示, 只要暂存 区尚有空间便能以较快的速度进行数据写入 ( 例如时间区间 0-t1 所示 )。 一旦暂存区已满 ( 如时间点 t1), 写入速度将回复为一般写入数据的速度。但在利用闪存储存装置 100 进入 闲置状态的时间而清除暂存区后 ( 例如时间点 t2), 接下来收到写入指令的写入速度将再 次提升 ( 例如时间区间 t2-t3 所示 )。
         图 5 为本发明一范例实施例数据写入方法的流程图。
         如图 5 所示, 在步骤 510 中, 闪存储存装置 100 接收主机系统 1000 下达的写入指 令, 此写入指令包括写入数据与逻辑地址。
         接着在步骤 515 中, 闪存控制器 104 中的存储器管理单元 1046 根据逻辑地址与预 设区块数量, 决定提取备用区的 m 个实体区块所表示的暂存区的逻辑地址范围。
         在步骤 520 中, 存储器管理单元 1046 判断写入数据所欲写入的逻辑地址是否在暂 存区的逻辑地址范围内。若是, 则在步骤 530 中, 存储器管理单元 1046 使用快速模式将写 入数据写入至 m 个实体区块中。若否, 则在步骤 525 中, 存储器管理单元 1046 使用正常模 式将写入数据写入至闪存 106 的其他实体区块。
         接着在步骤 535 中, 存储器管理单元 1046 判断闪存储存装置 100 是否进入闲置状 态。若闪存储存装置 100 并未进入闲置状态, 在步骤 550 中, 存储器管理单元 1046 判断闪 存储存装置 100 是否接收主机系统 1000 下达的另一写入指令。若并未收到写入指令, 存储 器管理单元 1046 会重复步骤 535 及 550 的判断。期间, 若存储器管理单元 1046 判断闪存 储存装置 100 进入闲置状态, 则如步骤 540 所示, 存储器管理单元 1046 将已写入在 m 个实 体区块中的有效数据搬移至闪存 106 的其他实体区块, 并清除这 m 个实体区块的内容。而 当闪存储存装置 100 接收到另一写入指令时, 在步骤 560 中, 存储器管理单元 1046 判断此 写入指令所包括的写入数据欲写入的所有逻辑地址是否都在暂存区的逻辑地址范围内。 若 否, 则如步骤 525 所示, 存储器管理单元 1046 使用正常模式将写入数据写入至闪存 106 的 其他实体区块。若是, 则在步骤 570 中, 存储器管理单元 1046 判断暂存区是否被写满。
         当暂存区被写满时, 如步骤 590 所示, 存储器管理单元 1046 将暂存区中的有效数 据搬移至闪存的其他的实体区块中, 并使用快速模式将第二写入数据写入至 m 个实体区块中。 然而当暂存区未被写满时, 则如步骤 580 所示, 存储器管理单元 1046 判断写入数 据所欲写入的所有逻辑地址与暂存区中已写入数据的逻辑地址是否重复。若有重复, 则在 步骤 590 中, 存储器管理单元 1046 将暂存区中的有效数据搬移至闪存的其他的实体区块 中, 并使用快速模式将第二写入数据写入至 m 个实体区块。 若并未重复, 则如步骤 530 所示, 存储器管理单元 1046 使用快速模式将写入数据写入至 m 个实体区块中。
         如图 5 所示, 一旦决定暂存区的逻辑地址范围之后, 本范例实施例所述的数据写 入方法会重复步骤 530 至 590 的流程, 直到存储器管理单元 1046 判断闪存储存装置 100 进 入闲置状态, 再对暂存区中的数据进行整理。然后, 当闪存储存装置 100 又接收其他的写入 指令时, 则会再次通过图 5 所示的各步骤, 重新决定暂存区的逻辑地址范围, 并将数据写入 至闪存 106 中。
         在本发明的一范例实施例中, 只有当存储器管理单元 1046 判断主机系统 1000 所 下达的写入指令对应的写入数据大小均超过一预设值时, 才会利用暂存区来完成快速写入 数据的目的。又或者, 存储器管理单元 1046 会在判断接收到特定数量的写入指令所欲写入 的数据大小都超过预设值, 且上述写入数据所欲写入的逻辑地址连续时, 才开始利用暂存 区完成快速写入数据的目的。在本发明的一范例实施例中, 上述预设值为 5MB, 但本发明并 不以此为限。
         在本发明的一范例实施例中, 预设区块数量的多寡可根据写入数据的大小做调 整。当存储器管理单元 1046 判断主机系统 1000 的行为是连续写入 (sequential write) 且数据量较大时, 便可提高预设区块数量, 以更进一步地提升写入数据的效率。
         综上所述, 本发明所述的数据写入方法、 闪存储存装置与闪存控制器提取部分实 体区块作为暂存区, 当判断可使用暂存区时, 便将数据写入暂存区中的快速实体地址, 进而 增加写入速度。等待储存装置进入闲置状态, 再搬移暂存区中的数据。据此, 在不过度减少 闪存的可用容量的前提下, 达到提升数据写入速度的目的。
         虽然本发明以范例实施例揭示如上, 但其并非用以限定本发明, 任何本领域技术 人员, 在不脱离本发明的精神和范围内, 可以作任意的更改或等同替换, 故本发明的?;し?围应当根据本发明权利要求书所界定的范围为准。
        

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