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    关 键 词:
    数据 读取 方法 装置
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    摘要
    申请专利号:

    CN201010117692.X

    申请日:

    2010.03.04

    公开号:

    CN102193774A

    公开日:

    2011.09.21

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 9/30申请日:20100304|||公开
    IPC分类号: G06F9/30; G06F9/315 主分类号: G06F9/30
    申请人: 华为技术有限公司
    发明人: 何颖天; 王小璐; 彭召
    地址: 518129 广东省深圳市龙岗区坂田华为基地总部办公楼
    优先权:
    专利代理机构: 北京中博世达专利商标代理有限公司 11274 代理人: 申健
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201010117692.X

    授权公告号:

    102193774B||||||

    法律状态公告日:

    2014.04.02|||2011.11.23|||2011.09.21

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明实施例公开了一种数据读取方法及装置,所述方法包括:将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;接收根据所述实际时间延迟值发送的数据读取指示;根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。本发明适用于数据的跨系统传输。

    权利要求书

    1.一种数据读取方法,其特征在于,包括:将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;接收根据所述实际时间延迟值发送的数据读取指示;根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。2.根据权利要求1所述的方法,其特征在于,所述接收根据所述实际时间延迟值发送的数据读取指示包括:将所述实际时间延迟值通知定时???;接收所述定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?。3.根据权利要求1所述的方法,其特征在于,所述接收根据所述实际时间延迟值发送的数据读取指示包括:比较所述实际时间延迟值与定时??橹猩柚玫哪鲜奔溲映僦抵涞拇笮?;若所述实际时间延迟值与所述默认时间延迟值之间的差值不超过预定量,接收定时??楦菟瞿鲜奔溲映僦捣⒊龅氖荻寥≈甘?;若所述实际时间延迟值与所述默认时间延迟值之间的差值超过预定量,将所述实际时间延迟值通知所述定时???;接收定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?。4.根据权利要求2或3所述的方法,其特征在于,在所述根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据之后,所述方法还包括:根据所述定时??榉⒊龅亩ㄊ敝甘?,将由所述内部存储器读取的数据同步地向其它功能器件发送,所述定时指示由所述定时??楦菟鍪荻寥≈甘痉⒊?。5.一种数据读取装置,其特征在于,包括:获取???,用于将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;接收???,用于接收根据所述实际时间延迟值发送的数据读取指示;读取???,用于根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。6.根据权利要求5所述的装置,其特征在于,所述获取??榘ǎ?/claim-text>计时单元,用于从接收到同步信号时开始计时,获得来自数据输入端的第一个有效数据写入内部存储器时的计时值;计算单元,用于将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,计算实际时间延迟值。7.根据权利要求5所述的装置,其特征在于,所述接收??榘ǎ?/claim-text>第一通知单元,用于将所述实际时间延迟值通知定时???;第一接收单元,用于接收所述定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?。8.根据权利要求5所述的装置,其特征在于,所述接收??榘ǎ?/claim-text>比较单元,用于比较所述实际时间延迟值与定时??橹猩柚玫哪鲜奔溲映僦抵涞拇笮?;第二接收单元,用于当所述实际时间延迟值与所述默认时间延迟值之间的差值不超过预定量时,接收定时??楦菟瞿鲜奔溲映僦捣⑺偷氖荻寥≈甘?;第二通知单元,用于当所述实际时间延迟值与所述默认时间延迟值之间的差值超过预定量时,将所述实际时间延迟值通知所述定时???;第三接收单元,用于接收定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?。9.根据权利要求5、6或7所述的装置,其特征在于,所述装置还包括:发送???,用于根据所述定时??榉⒊龅亩ㄊ敝甘?,将由所述内部存储器读取的数据同步地向其它功能器件发送,所述定时指示由所述定时??楦菟鍪荻寥≈甘痉⒊?。

    说明书

    数据读取方法及装置

    技术领域

    本发明涉及通信技术领域,特别涉及一种数据读取方法及装置。

    背景技术

    在整个单板系统的设计与规划中,通常将降成本的算法逻辑在基带芯片中完成,将需要大量RAM资源或者是在协议上还有演进的部分算法逻辑在FPGA(Field?Programmable?Gate?Array,现场可编程门阵列)中完成?;酒隖PGA之间通常需要大量的数据交互。

    单板系统在工作时,FPGA向基带芯片发送数据,基带芯片将FPGA发送来的数据写入内部RAM中;然后,基带芯片中的其它功能器件由内部RAM读取数据。在工作初期,基带芯片无法精确地知道FPGA发送来的第一个有效数据何时写入基带芯片的内部RAM中,其它功能器件也无法获知何时由内部RAM读取数据。由于FPGA需要不断地向基带芯片发送数据,基带芯片的内部RAM容量有限,当发送来的数据总量等于内部RAM容量,而其它功能器件仍未由内部RAM读取数据时,后续发送来的数据将会覆盖第一个有效数据,从而导致其它功能器件无法读取FPGA发送来的第一个有效数据。

    现有技术通过增加基带芯片的内部RAM的大小,保证其它功能器件在读取数据时,第一个有效数据仍存在于内部RAM中。

    在实现本发明的过程中,发明人发现现有技术中至少存在如下问题:

    为了保证其它功能器件能够由内部RAM读取到位于内部RAM的第一个有效数据,需要增加内部RAM的大小,而RAM的成本较高,从而增加了系统的整体成本。

    发明内容

    本发明的实施例提供一种数据读取方法及装置,能够在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据。

    本发明实施例采用的技术方案为:

    一种数据读取方法,包括:

    将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;

    接收根据所述实际时间延迟值发送的数据读取指示;

    根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。

    一种数据读取装置,包括:

    获取???,用于将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;

    接收???,用于接收根据所述实际时间延迟值发送的数据读取指示;

    读取???,用于根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。

    本发明实施例数据读取方法及装置,当接收到同步信号时,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,接收根据该实际时间延迟值发送的数据读取指示,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证从内部存储器中读取到位于内部存储器的第一个有效数据。

    附图说明

    为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图。

    图1为本发明实施例一提供的数据读取方法流程图;

    图2为本发明实施例二提供的数据读取方法流程图;

    图3为本发明实施例三提供的数据读取方法流程图;

    图4为本发明实施例四提供的数据读取装置结构示意图;

    图5、图6为本发明实施例五提供的数据读取装置结构示意图。

    具体实施方式

    下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例?;诒痉⒚髦械氖凳├?,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明?;さ姆段?。

    为使本发明技术方案的优点更加清楚,下面结合附图和实施例对本发明作详细说明。

    实施例一

    本实施例提供一种数据读取方法,如图1所示,所述方法包括:

    101、将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器的数据总量小于所述内部存储器的容量;

    102、接收根据所述实际时间延迟值发送的数据读取指示;

    103、根据所述数据读取指示,从所述内部存储器中读取所述数据输入端发送来的数据。

    本发明实施例数据读取方法,当接收到同步信号时,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,接收根据该实际时间延迟值发送的数据读取指示,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据。

    实施例二

    在本实施例中,以单板系统为例,ASIC(Application?Specific?IntegratedCircuit,专用集成电路)芯片由FPGA接收数据,ASIC芯片与FPGA属于两个不同的系统,ASIC芯片无法精确确定与FPGA之间的延时。

    如图2所示,所述数据读取方法包括:

    201、当接收到ASIC定时??榉⑺屠吹耐叫藕攀?,开始计时。

    其中,所述同步信号由位于ASIC芯片内部的所述ASIC定时??楦萁邮盏降幕纪叫藕诺玫?,ASIC定时??橛隖PGA同时接收到所述基准同步信号,ASIC定时??槎愿没纪叫藕沤幸欢ù砗蟮玫礁猛叫藕?。

    进一步的,ASIC定时??橥笨技剖?。

    202、接收FPGA发送来的数据,并将所述数据依次写入内部存储器中。

    通常,FPGA接收到基准同步信号后,会对该基准同步信号进行处理,然后才向ASIC芯片发送数据,因此,FPGA开始向ASIC芯片发送数据的时刻,与FPGA和ASIC定时??榻邮盏交纪叫藕诺氖笨逃幸欢ǖ氖毖?,该时延由FPGA内部的相关算法所决定。

    进一步的,接收FPGA发送来的数据与将所述数据依次写入内部存储器中之间可以有时间差。

    203、当将FPGA发送来的第一个有效数据写入内部存储器时,将当前的计时值加上预定时长,获取实际时间延迟值。

    其中,所述预定时长根据ASIC芯片向内部存储器写入数据的速率以及ASIC芯片的内部存储器的大小而设置,以保证在该预定时长内,写入内部存储器的数据总量小于该内部存储器的容量。

    在实际应用中,所述预定时长设置为:在所述预定时长内,写入所述内部存储器的数据总量不能太小,也不能太大。优选地,所述预定时长设置为:在所述预定时长内,写入内部存储器的数据总量等于或者趋近于所述内部存储器容量的一半。

    204、将所述实际时间延迟值写入内部寄存器中。

    205、ASIC芯片的内部CPU从内部寄存器中读取所述实际时间延迟值。

    206、ASIC芯片的内部CPU将所述实际时间延迟值通知ASIC定时???。

    可选地,也可以直接将步骤203获取的实际时间延迟值直接通知ASIC定时???,则步骤204-205可以省略。

    207、接收ASIC定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?。

    具体地,当ASIC定时??榈募剖敝到橛谒鍪导适奔溲映僦?预定量与所述实际时间延迟值+预定量之间时,ASIC定时??榉⒊鍪荻寥≈甘?,其中,所述预定量由系统设定。优选地,当ASIC定时??榈募剖敝档扔谒鍪导适奔溲映僦凳?,ASIC定时??榉⒊鍪荻寥≈甘?。

    208、根据所述数据读取指示,从所述内部存储器中读取FPGA发送来的数据。

    209、将由所述内部存储器读取的数据同步地向其它功能器件发送。

    其中,定时??楦莞檬荻寥≈甘痉⒊龆ㄊ敝甘?,并将该定时指示向其它功能器件发送,其它功能器件根据该定时指示同时接收由所述内部存储器中读取的数据,从而可以保证帧信号同步,满足算法要求,保证单板系统正常工作。

    当然,本发明实施例不仅限于一个ASIC芯片和一个FPGA的情况,对于有多个数据输入端和多个数据接收端的情况同样适用。

    本发明实施例数据读取方法,当接收到定时??榉⑺屠吹耐叫藕攀?,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,接收根据该实际时间延迟值发送的数据读取指示,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据;此外,定时??榻莞檬荻寥≈甘咀龀龅亩ㄊ敝甘鞠蚱渌δ芷骷⑺?,以保证其它功能器件能够同时获取由该内部存储器读取的数据,从而保证帧信号同步,满足算法要求,保证单板系统正常工作。

    实施例三

    在本实施例中,以单板系统为例,ASIC(Application?Specific?IntegratedCircuit,专用集成电路)芯片由FPGA接收数据,ASIC芯片与FPGA属于两个不同的系统,ASIC芯片无法精确确定与FPGA之间的延时。

    与实施例二不同的是,在本实施例中,单板系统的内部寄存器中预先存储有默认时间延迟值,ASIC定时??橛敫媚诓考拇嫫髁?。

    如图3所示,所述数据读取方法包括:

    301-303、与步骤201-203相同,在此不再赘述。

    304、将所述实际时间延迟值写入内部寄存器中。

    其中,在单板系统的内部寄存器中预先存储有默认时间延迟值,ASIC定时??橛敫媚诓考拇嫫髁?。

    305、ASIC芯片的内部CPU将所述实际时间延迟值通知所述ASIC定时???。

    306、ASIC芯片的内部CPU比较所述实际时间延迟值与内部寄存器中的默认时间延迟值之间的大小,若所述实际时间延迟值与所述默认时间延迟值之间的差值不超过预定量,执行步骤307;若所述实际时间延迟值与所述默认时间延迟值之间的差值超过预定量,执行步骤308。

    307、接收ASIC定时??楦菟瞿鲜奔溲映僦捣⑺偷氖荻寥≈甘?,执行步骤310。

    具体地,当所述ASIC定时??榈募剖敝档扔谒瞿鲜奔溲映僦凳?,ASIC定时??榉⒊鍪荻寥≈甘?。

    308、将内部寄存器中的默认时间延迟值替换为所述实际时间延迟值,将所述实际时间延迟值通知所述ASIC定时???。

    309、接收ASIC定时??楦菟鍪导适奔溲映僦捣⑺偷氖荻寥≈甘?,执行步骤310。

    具体地,当ASIC定时??榈募剖敝到橛谒鍪导适奔溲映僦?预定量与所述实际时间延迟值+预定量之间时,ASIC定时??榉⒊鍪荻寥≈甘?,其中,所述预定量由系统设定。优选地,当ASIC定时??榈募剖敝档扔谒鍪导适奔溲映僦凳?,ASIC定时??榉⒊鍪荻寥≈甘?。

    310、根据所述数据读取指示,从所述内部存储器中读取FPGA发送来的数据。

    311、将由所述内部存储器读取的数据同步地向其它功能器件发送。

    其中,定时??楦莞檬荻寥≈甘咀龀龆ㄊ敝甘?,并将该定时指示向其它功能器件发送,其它功能器件根据该定时指示同时接收由所述内部存储器中读取的数据,从而可以保证帧信号同步,满足算法要求,保证单板系统正常工作。

    当然,本发明实施例不仅限于一个ASIC芯片和一个FPGA的情况,对于有多个数据输入端和多个数据接收端的情况同样适用。

    本发明实施例数据读取方法,当接收到定时??榉⑺屠吹耐叫藕攀?,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,将该实际时间延迟值与默认时间延迟值进行比较,接收定时??楦菟鍪导适奔溲映僦祷蛘吣鲜奔溲映僦捣⑺偷氖荻寥≈甘?,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据;此外,定时??榻莞檬荻寥≈甘咀龀龅亩ㄊ敝甘鞠蚱渌δ芷骷⑺?,以保证其它功能器件能够同时获取由该内部存储器读取的数据,从而保证帧信号同步,满足算法要求,保证单板系统正常工作。

    实施例四

    本实施例提供一种数据读取装置,如图4所示,所述装置40包括:

    获取???01,用于将来自数据输入端的第一个有效数据写入内部存储器41时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器41的数据总量小于所述内部存储器41的容量;

    接收???02,用于接收根据所述实际时间延迟值发送的数据读取指示;

    读取???03,用于根据所述数据读取指示,从所述内部存储器41中读取所述数据输入端发送来的数据。

    本发明实施例数据读取装置,当接收到的同步信号时,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,接收根据该实际时间延迟值发送的数据读取指示,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据。

    实施例五

    如图5、图6所示,所述数据读取装置50,包括:

    获取???01,用于将来自数据输入端的第一个有效数据写入内部存储器51时的计时值加上预定时长,获取实际时间延迟值,所述计时值从接收到同步信号时开始计时,所述同步信号根据基准同步信号得到,所述基准同步信号与所述数据输入端接收到的基准同步信号同时得到,其中,在所述预定时长内,写入所述内部存储器51的数据总量小于所述内部存储器51的容量;

    其中,所述同步信号由定时???2根据接收到的基准同步信号得到,定时???2与数据输入端同时接收到所述基准同步信号,定时???2对该基准同步信号进行一定处理后得到该同步信号,将该同步信号向数据读取装置发送,同时,定时???2开始计时。

    其中,所述预定时长根据向内部存储器51写入数据的速率以及该内部存储器51的大小而设置,以保证在该预定时长内,写入该内部存储器51的数据总量小于该内部存储器51的容量。

    接收???02,用于接收根据所述实际时间延迟值发送的数据读取指示;

    读取???03,用于根据所述数据读取指示,从所述内部存储器51中读取所述数据输入端发送来的数据。

    进一步的,所述获取???01可以包括:

    计时单元5011,用于从接收到同步信号时开始计时,获得来自数据输入端的第一个有效数据写入内部存储器51时的计时值;

    计算单元5012,用于将来自数据输入端的第一个有效数据写入内部存储器51时的计时值加上预定时长,计算实际时间延迟值。

    可选地,在单板系统的内部寄存器中预先存储有默认时间延迟值,所述定时???2与该内部寄存器连接,如图5所示,所述接收???02可以包括:

    第一通知单元5021,用于将所述实际时间延迟值通知所述定时???2;

    第一接收单元5022,用于接收所述定时???2根据所述实际时间延迟值发送的数据读取指示。

    具体地,当定时???2的计时值介于所述实际时间延迟值-预定量与所述实际时间延迟值+预定量之间时,定时???2发出数据读取指示,其中,所述预定量由系统设定。优选地,当定时???2的计时值等于所述实际时间延迟值时,定时???2发出数据读取指示。

    可选地,在单板系统的内部寄存器中预先存储有默认时间延迟值,所述定时???2与该内部寄存器连接,如图6所示,所述接收???02可以包括:

    比较单元5023,用于比较所述实际时间延迟值与所述定时???2中设置的默认时间延迟值之间的大??;

    第二接收单元5024,用于当所述实际时间延迟值与所述默认时间延迟值之间的差值不超过预定量时,接收定时???2根据所述默认时间延迟值发送的数据读取指示;

    具体地,当定时???2的计时值等于所述默认时间延迟值时,定时???2发出数据读取指示。

    第二通知单元5025,用于当所述实际时间延迟值与所述默认时间延迟值之间的差值超过预定量时,将所述实际时间延迟值通知所述定时???2;

    第三接收单元5026,用于接收定时???2根据所述实际时间延迟值发送的数据读取指示。

    具体地,当定时???2的计时值介于所述实际时间延迟值-预定量与所述实际时间延迟值+预定量之间时,定时???2发出数据读取指示,其中,所述预定量由系统设定。优选地,当定时???2的计时值等于所述实际时间延迟值时,定时???2发出数据读取指示。

    进一步地,如图5、图6所示,所述装置50还可以包括:

    发送???04,用于根据所述定时???2发出的定时指示,将读取???03由所述内部存储器51读取的数据同步地向其它功能器件53发送,所述定时指示由所述定时???2根据所述数据读取指示发出。

    其中,定时???2根据所述数据读取指示做出定时指示,定时???2同时将定时指示向其它功能器件53发送,其它功能器件53根据该定时指示,同时接收发送???04发送的数据,从而可以保证帧信号同步,满足算法要求,保证单板系统正常工作。

    本发明实施例数据读取装置,当接收到定时??榉⑺屠吹耐叫藕攀?,开始计时,将来自数据输入端的第一个有效数据写入内部存储器时的计时值加上预定时长,获取实际时间延迟值,接收根据该实际时间延迟值发送的数据读取指示,并从内部存储器中读取数据。与现有技术相比,本发明能够精确地获取接收到同步信号与将数据输入端发送来的第一个有效数据写入内部存储器之间的实际延时,并根据该实际延时发出读取数据的指示,从而可以在不增加内部存储器大小的同时保证由内部存储器读取到位于内部存储器的第一个有效数据;此外,定时??榻莞檬荻寥≈甘咀龀龅亩ㄊ敝甘鞠蚱渌δ芷骷⑺?,以保证其它功能器件能够同时获取由该内部存储器读取的数据,从而保证帧信号同步,满足算法要求,保证单板系统正常工作。

    本发明实施例提供的数据读取装置可以实现上述提供的方法实施例。本发明实施例提供的数据读取方法及装置可以适用于数据的跨系统传输,但不仅限于此。

    本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程,是可以通过计算机程序来指令相关的硬件来完成,所述的程序可存储于一计算机可读取存储介质中,该程序在执行时,可包括如上述各方法的实施例的流程。其中,所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only?Memory,ROM)或随机存储记忆体(Random?Access?Memory,RAM)等。

    以上所述,仅为本发明的具体实施方式,但本发明的?;し段Р⒉痪窒抻诖?,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的?;し段е?。因此,本发明的?;し段вΩ靡匀ɡ蟮谋;し段?。

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