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    cf官网重庆时时彩: 一种基于PCI总线的高速数据缓存与采集系统.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201010151721.4

    申请日:

    2010.04.15

    公开号:

    CN102221986A

    公开日:

    2011.10.19

    当前法律状态:

    撤回

    有效性:

    无权

    法律详情: 发明专利申请公布后的视为撤回IPC(主分类):G06F 5/06申请公布日:20111019|||公开
    IPC分类号: G06F5/06; G06F13/38 主分类号: G06F5/06
    申请人: 研祥智能科技股份有限公司
    发明人: 陈志列; 冯辉
    地址: 518057 广东省深圳市南山区高新中四道31号研祥科技大厦
    优先权:
    专利代理机构: 深圳中一专利商标事务所 44237 代理人: 贾振勇
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201010151721.4

    授权公告号:

    |||

    法律状态公告日:

    2013.12.04|||2011.10.19

    法律状态类型:

    发明专利申请公布后的视为撤回|||公开

    摘要

    本发明适用于高速数据缓存技术领域,提供了一种基于PCI总线的高速数据缓存与采集系统,包括:将接收到的一组或多组数据处理成具有与当前工作模式相匹配的数据格式的可编程逻辑单元;在相应的输入输出总线宽度模式下,通过完全利用缓存资源对可编程逻辑单元处理过的数据进行缓存的FIFO单元;控制当前工作模式下FIFO单元的输入输出总线宽度模式、并控制可编程逻辑单元的处理数据格式的多路数据合并控制单元,用于读取FIFO单元中的缓存数据PCI总线控制芯片。本发明在当前工作模式下,将数据处理成与后级FIFO单元的输入输出总线宽度模式相对应的数据格式,有效降低了系统架构对后级设计的要求,提高了数据传输的灵活性和可靠性。

    权利要求书

    权利要求书
    1.  一种基于PCI总线的高速数据缓存与采集系统,其特征在于,包括:
    可编程逻辑单元,其具有多个接收数据的数据通道,用于将接收到的一组或多组数据处理成与当前工作模式相匹配的数据格式;其中在每一种工作模式下有对应的一个或多个数据通道选通;
    FIFO单元,用于在与所述可编程逻辑单元处理得到的数据格式相对应的输入输出总线宽度模式下,通过完全利用缓存资源对所述可编程逻辑单元处理过的数据进行缓存;
    多路数据合并控制单元,用于通过向所述FIFO单元发出FIFO工作模式控制信号来控制所述FIFO单元的当前的输入输出总线宽度模式,并通过向所述可编程逻辑单元发出数据合并状态控制信号来控制所述可编程逻辑单元将接收到的数据处理成与当前工作模式相匹配的数据格式;以及
    PCI总线控制芯片,用于访问所述FIFO单元以读取所述FIFO单元中的缓存数据,并向所述多路数据合并控制单元发出当前工作模式控制信号以触发所述多路数据合并控制单元对所述FIFO单元和所述可编程逻辑单元的控制。

    2.  如权利要求1所述的基于PCI总线的高速数据缓存与采集系统,其特征在于,所述FIFO单元仅包括一个FIFO,所述FIFO预设有多种输入输出总线宽度模式;所述可编程逻辑单元包括:
    第一选择器,其两个输入端分别与两个数据通道一一连接,其控制端与所述多路数据合并控制单元连接,由所述多路数据合并控制单元控制选通其中一个输入端的数据通道;
    第二选择器,其两个输入端分别与另外两个数据通道一一连接,其输出端与所述FIFO的高位输入端连接,其控制端与所述多路数据合并控制单元连接,由所述多路数据合并控制单元控制选通其中一个输入端的数据通道;
    第三选择器,其两个输入端分别与所述第一选择器和所述第二选择器的输出端一一连接,其输出端与所述FIFO的低位输入端连接,其控制端与所述多路数据合并控制单元连接,由所述多路数据合并控制单元控制选通其中一个输入端的数据。

    3.  如权利要求2所述的基于PCI总线的高速数据缓存与采集系统,其特征在于,所述PCI总线控制芯片还用于在接收到所述FIFO的半满标志位信号后直接启动对所述FIFO单元中缓存数据的DMA传输。

    4.  如权利要求2所述的基于PCI总线的高速数据缓存与采集系统,其特征在于:
    若当前工作模式为单通道方式,仅有所述第三选择器向所述FIFO单元的低位输入端输入数据;
    若当前工作模式为双通道方式,所述第三选择器向所述FIFO单元的低位输入端输入数据,所述第二选择器向所述FIFO单元的高位输入端输入数据;
    若当前工作模式为四通道方式,则所述第三选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的低位输入端输入数据,所述第二选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的高位输入端输入数据。

    5.  如权利要求1所述的基于PCI总线的高速数据缓存与采集系统,其特征在于,所述FIFO单元包括两个FIFO;所述可编程逻辑单元包括:
    第四选择器,其两个输入端分别与两个数据通道一一连接,其控制端与所述多路数据合并控制单元连接,由所述多路数据合并控制单元控制选通其中一个输入端的数据;
    第五选择器,其两个输入端分别与另外两个数据通道一一连接,其控制端与所述多路数据合并控制单元连接,由所述多路数据合并控制单元控制选通其中一个输入端的数据;
    第六选择器,其两个输入端分别与所述第四选择器的输出端和所述第五选择器的输出端一一连接,其输出端与所述FIFO单元中的一个FIFO的输入端连接;以及
    第七选择器,其两个输入端分别与所述第四选择器的输出端和所述第五选择器的输出端一一连接,其输出端与所述FIFO单元中的另一个FIFO的输入端连接。

    6.  如权利要求5所述的基于PCI总线的高速数据缓存与采集系统,其特征在于,所述FIFO单元将两路FIFO的半满标志信号输出至所述多路数据合并控制单元中,由所述多路数据合并控制单元产生一DMA传输请求信号;所述PCI总线控制芯片还用于在接收到所述DMA传输请求信号后启动对所述FIFO单元中缓存数据的DMA传输。

    7.  如权利要求5所述的基于PCI总线的高速数据缓存与采集系统,其特征在于:
    若当前工作模式为单通道方式,所述第六选择器和所述第七选择器交替向所述FIFO单元的两个FIFO输入数据;
    若当前工作模式为双通道方式,所述第六选择器向所述FIFO单元的一个FIFO输入数据,同时所述第七选择器向所述FIFO单元的另一个FIFO输入数据;
    若当前工作模式为四通道方式,所述第六选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的一个FIFO输入数据,同时所述第七选择器在采样时钟的前半周期和后半周期分两次向所述FIFO单元的另一个FIFO输入数据。

    8.  如权利要求1至7任一项所述的基于PCI总线的高速数据缓存与采集系统,其特征在于,在所述FIFO单元的输出总线宽度在任何工作模式下均保持一致。

    关 键 词:
    一种 基于 PCI 总线 高速 数据 缓存 采集 系统
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