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    重庆时时彩银行大厅: 非易失性存储器件、其操作方法以及包括其的存储系统.pdf

    关 键 词:
    非易失性存储器 操作方法 以及 包括 存储系统
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    摘要
    申请专利号:

    CN201110248483.3

    申请日:

    2011.08.26

    公开号:

    CN102385918A

    公开日:

    2012.03.21

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G11C 16/02申请日:20110826|||公开
    IPC分类号: G11C16/02; G11C16/06; G11C16/16 主分类号: G11C16/02
    申请人: 三星电子株式会社
    发明人: 金泰暎; 林瀛湖
    地址: 韩国京畿道
    优先权: 2010.08.26 KR 10-2010-0083039; 2011.03.02 US 13/038,962
    专利代理机构: 北京市柳沈律师事务所 11105 代理人: 邵亚丽
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201110248483.3

    授权公告号:

    ||||||

    法律状态公告日:

    2017.04.12|||2013.09.25|||2012.03.21

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    一种操作非易失性存储器件的方法包括:将一个或多个字线(WL)地址但不是全部WL地址存储到锁存器中,所述WL布置在串选择线(SSL)与地选择线(GSL)之间;从锁存器中选择第一WL;对与串选择线(SSL)相关联的存储单元执行擦除操作,与所述SSL相关联的存储单元构成存储块;以及验证对与所选择的第一WL相关联的存储单元的擦除操作。

    权利要求书

    1.一种操作非易失性存储器件的方法,所述方法包括:
    将布置在串选择线(SSL)和地选择线(GSL)之间的一个或多个但非
    全部字线(WL)的地址存储到锁存器中;
    从锁存器中选择第一WL;
    对与串选择线(SSL)相关联的存储单元执行擦除操作,所述与SSL相
    关联的存储单元构成存储块;在及
    验证对与所选择的第一WL相关联的存储单元的擦除操作。
    2.如权利要求1所述的方法,还包括:
    在擦除操作之前重置擦除计数。
    3.如权利要求2所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为通过时,从锁存器
    中选择第二WL。
    4.如权利要求3所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为失败时,对擦除计
    数向上计数;以及
    调整用于擦除存储块的擦除电压。
    5.如权利要求2所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为通过时,删除第一
    WL的地址。
    6.如权利要求5所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为失败时,从锁存器
    中选择第二WL。
    7.如权利要求6所述的方法,还包括:
    在验证最后的所存储的WL地址之后、当锁存器存储有任何WL地址时,
    对擦除计数向上计数。
    8.如权利要求4所述的方法,还包括:
    当擦除计数达到预设值时执行错误报告。
    9.如权利要求1所述的方法,其中,所述存储块包括连接到一个位线
    的多个NAND串。
    10.如权利要求1所述的方法,其中,所述一个或多个字线(WL)地址
    对应于连接到这样的存储单元的字线:与连接到其地址未存储在锁存器中的
    字线的存储单元相比,所述存储单元的擦除速度较慢,或者,所述一个或多
    个字线(WL)地址对应于字线当中位于边缘的字线。
    11.如权利要求1所述的方法,其中,从熔丝单元中的熔丝接收存储在
    锁存器中的第一WL的地址。
    12.一种非易失性存储器件,包括:
    存储单元阵列,包括与串选择线(SSL)相关联的存储单元;
    电压生成单元,被配置为生成用于对与串选择线(SSL)相关联的存储
    单元执行擦除操作的擦除电压,所述与SSL相关联的存储单元构成存储块;
    以及
    控制逻辑,包括锁存器,所述控制逻辑被配置为将一个或多个字线(WL)
    的地址、但非全部WL的地址存储到锁存器中,所述字线被布置在SSL和
    GSL之间,
    其中,所述控制逻辑被配置为验证对与其地址存储在锁存器中的第一
    WL相关联的存储单元的擦除操作。
    13.如权利要求12所述的非易失性存储器件,其中,从熔丝单元中的熔
    丝接收所述第一WL的地址。
    14.如权利要求12所述的非易失性存储器件,还包括:
    地址译码器,其通过SSL、字线以及至少一个地选择线(GSL)连接到
    存储单元阵列。
    15.如权利要求12所述的非易失性存储器件,还包括:
    读写电路,其通过位线连接到该存储单元阵列。
    16.如权利要求12所述的非易失性存储器件,还包括:
    通过/失败检查单元,用于确定对存储单元的擦除操作的验证是失败还是
    通过。
    17.如权利要求16所述的非易失性存储器件,其中,所述控制逻辑还包
    括擦除控制单元和擦除计数器,所述擦除控制单元从通过/失败检查单元接收
    通过/失败数据。
    18.如权利要求12所述的非易失性存储器件,其中,所述非易失性存储
    器件被配置为从控制器接收信号。
    19.如权利要求12所述的非易失性存储器件,其中,所述控制器包括
    RAM、处理单元、主机接口和存储器接口。
    20.如权利要求12所述的非易失性存储器件,其中,所述非易失性存储
    器件被配置为向纠错块发送错误信号。
    21.一种操作非易失性存储器件的方法,所述方法包括:
    将布置在串选择线(SSL)和地选择线(GSL)之间的一个或多个但非
    全部字线(WL)的地址存储到锁存器中;
    从锁存器中选择第一WL;
    对与多个串选择线(SSL)相关联的存储单元执行擦除操作,所述与多
    个SSL相关联的存储单元构成存储块;在及
    在验证对与第一SSL相关联的存储单元的擦除操作之后,验证对与第二
    SSL相关联的存储单元的擦除操作,
    其中,验证对与第一SSL相关联的存储单元的擦除操作包括:验证对与
    存储在锁存器中的一个或多个WL地址而不是全部WL地址相关联的存储单
    元的擦除操作。
    22.如权利要求21所述的方法,还包括:
    在擦除操作之前重置SSL计数和擦除计数。
    23.如权利要求22所述的方法,还包括:
    当验证对与第一SSL相关联的存储单元的擦除操作为通过时,在验证对
    与第二SSL相关联的存储单元的擦除操作之前,对SSL计数向上计数。
    24.如权利要求23所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为失败时,对擦除计
    数向上计数;以及
    调整用于擦除存储块的擦除电压。
    25.如权利要求24所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为通过时,从锁存器
    中选择第二WL。
    26.如权利要求23所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为通过时,删除第一
    WL的地址。
    27.如权利要求26所述的方法,还包括:
    当验证对与第一WL相关联的存储单元的擦除操作为失败时,从锁存器
    中选择第二WL。
    28.如权利要求27所述的方法,还包括:
    在验证最后的所存储的WL地址之后、当锁存器存储有任何WL地址时,
    对擦除计数向上计数。
    29.如权利要求28所述的方法,还包括:
    当擦除计数达到预设值时执行错误报告。
    30.如权利要求21所述的方法,其中,非易失性存储器件的存储单元在
    与该存储单元被布置在其上的衬底的长轴垂直的方向上堆叠。

    说明书

    非易失性存储器件、其操作方法以及包括其的存储系统

    相关申请的交叉引用

    本申请要求于2010年8月26日提交的韩国专利申请第10-2010-0083039
    号的优先权,其全部内容通过引用合并于此。

    技术领域

    本公开内容涉及半导体存储器件,更具体地,涉及非易失性存储器件、
    其操作方法以及包含该非易失性存储器件的存储系统。

    背景技术

    半导体存储器件包括诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)
    的半导体材料。半导体存储器件大致分为易失性存储器件和非易失性存储器
    件。

    易失性存储器件在电源切断时丢失存储的数据。易失性存储器件的例子
    包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步
    动态随机存取存储器(SDRAM)。非易失性存储器件即使在电源切断时也能
    够保持存储的数据。非易失性存储器件的例子包括只读存储器(ROM)、可
    编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除
    可编程只读存储器(EEPROM)、闪速存储器件、相变随机存取存储器
    (PRAM)、磁阻随机存取存储器(MRAM)、电阻性随机存取存储器(RRAM)
    和铁电随机存取存储器(FRAM)。闪速存储器件可以大致分成NOR(或非)
    型和NAND(与非)型。

    发明内容

    根据实施例,一种操作非易失性存储器件的方法包括:将一个或多个字
    线(WL)地址、但不是全部WL地址,存储到锁存器中,所述WL布置在串
    选择线(SSL)与地选择线(GSL)之间;从锁存器中选择第一WL;对与串
    选择线(SSL)相关联的存储单元执行擦除操作,所述与SSL相关联的存储
    单元构成存储块;以及验证对与所选择的第一WL相关联的存储单元的擦除
    操作。

    所述方法还可以包括:在擦除操作之前重置擦除计数。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为通过时,从锁存器中选择第二WL。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为失败时,对擦除计数向上计数,并调整用于擦除存储块的擦除电压。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为通过时,删除第一WL的地址。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为失败时,从锁存器中选择第二WL。

    所述方法还可以包括:在验证最后的所存储的WL地址之后、当锁存器
    存储有任何WL地址时,对擦除计数向上计数。

    所述方法还可以包括:当擦除计数达到预设值时执行错误报告。

    所述存储块可以包括连接到一个位线的多个NAND串。

    所述一个或多个字线(WL)地址可以对应于连接到这样的存储单元的字
    线:与连接到其地址未存储在锁存器中的字线的存储单元相比,所述存储单
    元的擦除速度较慢,或者,所述一个或多个WL地址可以对应于字线当中位
    于边缘的字线。

    可以从熔丝单元中的熔丝接收存储在锁存器中的第一WL的地址。

    根据实施例,非易失性存储器件包括:存储单元阵列,其包括与串选择
    线(SSL)相关联的存储单元;电压生成单元,其被配置为生成擦除电压,
    该擦除电压用于对与串选择线(SSL)相关联的存储单元执行擦除操作,所
    述与SSL相关联的存储单元构成存储块;以及控制逻辑,包括锁存器,其被
    配置为将一个或多个字线(WL)地址、而不是全部WL地址存储到该锁存器
    中,所述WL布置在SSL与GSL之间。其中,所述控制逻辑被配置为:验证
    对与其地址存储在锁存器中的第一WL相关联的存储单元的擦除操作。

    可以从熔丝单元中的熔丝接收所述第一WL的地址。

    所述非易失性存储器件还可以包括:地址译码器,其通过SSL、字线以
    及至少一个地选择线(GSL)连接到所述存储单元阵列。

    所述非易失性存储器件还可以包括读/写电路,其通过位线连接到所述存
    储单元阵列。

    所述非易失性存储器件还可以包括通过/失败检查单元,用于确定对存储
    单元的擦除操作的验证是失败还是通过。

    所述控制逻辑还可以包括:擦除控制单元和擦除计数器,所述擦除控制
    单元从所述通过/失败检查单元接收通过/失败数据。

    所述非易失性存储器件可以被配置为从控制器接收信号。

    所述控制器可以包括RAM、处理单元、主机接口和存储器接口。

    所述非易失性存储器件可以被配置为向纠错块发送错误信号。

    根据实施例,一种操作非易失性存储器件的方法包括:将一个或多个字
    线(WL)地址、但不是全部WL地址,存储到锁存器中,所述WL布置在
    SSL与GSL之间;从锁存器中选择第一WL;对与多个串选择线(SSL)相
    关联的存储单元执行擦除操作,所述与多个SSL相关联的存储单元构成存储
    块;以及在验证对与第一SSL相关联的存储单元的擦除操作之后,验证对与
    第二SSL相关联的存储单元的擦除操作,其中,验证对于第一SSL相关联的
    存储单元的擦除操作包括:验证对与存储在锁存器中的一个或多个WL地址、
    而不是全部WL地址相关联的存储单元的擦除操作。

    所述方法还可以包括:在擦除操作之前重置SSL计数和擦除计数。

    所述方法还可以包括:当验证对与第一SSL相关联的存储单元的擦除操
    作为通过时,在验证对与第二SSL相关联的存储单元的擦除操作之前,对SSL
    计数向上计数。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为失败时,对擦除计数向上计数,并调整擦除电压以擦除存储块。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为通过时,从锁存器中选择第二WL。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为通过时,删除第一WL的地址。

    所述方法还可以包括:当验证对与第一WL相关联的存储单元的擦除操
    作为失败时,从锁存器中选择第二WL。

    所述方法还可以包括:在验证最后的所存储的WL地址之后、当锁存器
    存储有任何WL地址时,对擦除计数向上计数。

    所述方法还可以包括:当擦除计数达到预设值时执行错误报告。

    非易失性存储器件的存储单元可以在与该存储单元被布置其上的衬底的
    长轴(major?axis)垂直的方向上堆叠。

    附图说明

    从以下结合附图的描述,能够更详细地了解本发明的示范性实施例,附
    图中:

    图1是示出根据本发明构思的实施例的非易失性存储器件的框图;

    图2是示出根据本发明构思的实施例的单元阵列的框图;

    图3是示出根据本发明构思的实施例的非易失性存储器件的操作方法的
    流程图;

    图4是示出根据本发明构思的实施例的存储块的透视图;

    图5是沿图4的存储块的I-I′线截取的截面图;

    图6是示出参照图4和图5描述的存储块的等效电路的电路图;

    图7是示出根据本发明构思的实施例的非易失性存储器件的操作方法的
    流程图;

    图8是示出在图1的非易失性存储器件的擦除操作期间的电压条件的
    表;

    图9是示出根据图8的电压条件的电压变化的时序图;

    图10是示出在图1的非易失性存储器件的擦除验证期间的电压条件的
    表;

    图11是示出根据图10的电压条件的电压变化的时序图;

    图12是示出根据本发明构思的实施例的非易失性存储器件的操作方法
    的流程图;

    图13是示出根据本发明构思的实施例的非易失性存储器件的框图;

    图14是示出图13的非易失性存储器件的操作方法的流程图;

    图15是示出根据本发明构思的实施例的非易失性存储器件的存储块的
    透视图;

    图16是沿图15的存储块的II-II′线截取的截面图;

    图17是示出根据本发明构思的实施例的晶体管结构的截面图;

    图18是示出根据本发明构思的实施例的晶体管结构的截面图;

    图19是示出根据本发明构思的实施例的晶体管结构的截面图;

    图20是示出根据本发明构思的实施例的晶体管结构的截面图;

    图21是示出根据本发明构思的实施例的图15的存储块的电路图;

    图22是示出根据本发明构思的实施例的非易失性存储器件的操作方法
    的流程图;

    图23是示出在图13的非易失性存储器件的擦除操作期间的电压条件的
    表;

    图24是示出根据图13的电压条件的电压变化的时序图;

    图25是向其施加根据图23和图24的电压的存储块的一个NAND串的
    截面图;

    图26是示出在图13的非易失性存储器件的擦除验证操作期间的电压条
    件的表;

    图27是示出根据图26的电压条件的电压变化的时序图;

    图28是向其施加根据图26和图27的电压的存储块的一个NAND串的
    截面图;

    图29是示出根据本发明构思的实施例的图15的存储块的电路图;

    图30是示出在擦除操作期间施加到图15的存储块的等效电路的电压条
    件的表;

    图31是示出根据图30的电压条件的电压变化的时序图;

    图32是向其施加根据图30和图31的电压的存储块的一个NAND串的
    截面图;

    图33是示出在擦除验证期间施加到图15的存储块的等效电路的电压条
    件的表;

    图34是示出根据图33的电压条件的电压变化的时序图;

    图35是向其施加根据图33和图34的电压的存储块的一个NAND串的
    截面图;

    图36是示出根据本发明构思的实施例的图15的存储块的电路图;

    图37是示出在擦除验证期间施加到图15的存储块的等效电路的电压条
    件的表;

    图38是示出根据图37的电压条件的电压变化的时序图;

    图39是示出根据本发明构思的实施例的图15的存储块的电路图;

    图40是示出根据本发明构思的实施例的图15的存储块的电路图;

    图41是示出根据本发明构思的实施例的图15的存储块的电路图;

    图42是示出根据本发明构思的实施例的图15的存储块的电路图;

    图43是示出根据本发明构思的实施例的图15的存储块的电路图;

    图44是示出根据本发明构思的实施例的图15的存储块的电路图;

    图45是示出根据本发明构思的实施例的图15的存储块的电路图;

    图46是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图47是根据本发明构思的实施例的沿图46的存储块的III-III′线截取的
    截面图;

    图48是示出根据本发明构思的实施例的图13的非易失性存储器件的存
    储块的透视图;

    图49是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图50是示出根据本发明构思在实施例在图13的非易失性存储器件中的
    存储块的透视图;

    图51是根据本发明构思的实施例的沿图50的IV-IV’线截取的截面图;

    图52是示出在图50和图51的存储块的擦除操作期间的电压条件的表;

    图53是示出根据图52的电压条件的图50和图51的存储块的电压变化
    的时序图;

    图54是向其施加根据图52和图53的电压的存储块中的一个NAND串
    在截面图;

    图55是示出根据本发明构思的实施例的在图50和图51的存储块的擦除
    操作期间的电压条件的表;

    图56是示出根据图55的电压条件的图50和图51的存储块的电压变化
    的时序图;

    图57是向其施加根据图55和图56的电压的存储块的一个NAND串的
    截面图;

    图58是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图59是沿图58的V-V′线截取的截面图;

    图60是示出根据本发明构思的实施例的在图13的非易失性存储器件中
    的存储块的透视图;

    图61是根据本发明构思的实施例的沿图60的VI-VI′线截取的截面图;

    图62是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图63是沿图62的VII-VII′线截取的截面图;

    图64是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图65是沿图64的VIII-VIII′线截取的截面图;

    图66是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图67是沿图66的IX-IX′线截取的截面图;

    图68是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图69是沿图68的X-X′线截取的截面图;

    图70是示出根据本发明构思的实施例的图13的非易失性存储器件中的
    存储块的透视图;

    图71是沿图70的X-X′线截取的截面图;

    图72是示出根据本发明构思的实施例的非易失性存储器件的操作方法
    的流程图;

    图73是示出根据本发明构思的实施例的非易失性存储器件的框图;

    图74是示出图73的非易失性存储器件的操作方法的流程图;

    图75是示出根据本发明构思的实施例的图73的非易失性存储器件的操
    作方法的流程图;

    图76是示出根据本发明构思的实施例的图73的非易失性存储器件的操
    作方法的流程图;

    图77是示出参照图13或图73描述的非易失性存储器件的结构的透视
    图;

    图78是示出根据本发明构思的实施例的存储系统的框图;

    图79是示出根据本发明构思的实施例的存储系统的框图;以及

    图80是示出根据本发明构思的实施例的计算系统的框图。

    具体实施方式

    下面将参照附图更详细地描述本发明构思的示范性实施例。但是,本发
    明构思可以以不同的形式实现,并且不应理解为局限于此处阐述的实施例。

    在下文中,诸如“对字线进行擦除验证”和“在字线中执行擦除验证”
    的表述可以指对连接到相应字线的存储单元进行擦除验证。另外,诸如“对
    被选行进行擦除验证”和“在被选行中执行擦除验证”的表述可以指对被选
    行中的存储单元进行擦除验证。

    在下文中,定义在与擦除通过的存储单元相对应的字线(或串选择线)
    中,连接到相应字线(或串选择线)的所有存储单元都擦除通过。定义在与
    擦除失败的存储单元相对应的字线(或串选择线)中,连接到相应字线(或
    串选择线)的存储单元中的至少一个擦除失败。

    举例来说,当非易失性存储器件或其主机具有纠错功能时,如果擦除失
    败的存储单元的数量小于特定数量,则将存储单元当做擦除通过来处理???br />以以同样方式应用本发明构思的技术思路和实施例。也就是说,如果连接到
    特定字线(或串选择线)的存储单元当中擦除失败的存储单元的数量小于特
    定数量,则可以将相应字线当做连接到擦除通过的存储单元来处理。如果连
    接到特定字线(或串选择线)的存储单元当中擦除失败的存储单元的数量大
    于特定数量,则可以将相应字线当做连接到擦除失败的存储单元来处理。

    图1是示出根据本发明构思的实施例的非易失性存储器件100a的框图。
    参照图1,非易失性存储器件100a包括存储单元阵列110a、地址译码器120、
    读写单元130、通过/失败检查单元140、数据输入/输出单元150、电压生成
    单元160、控制逻辑170a和熔丝(fuse)单元180。

    存储单元阵列110a通过字线WL和选择线连接到地址译码器120。例如,
    选择线可以包括串选择线SSL和地选择线GSL。在实施例中,存储单元阵列
    110a通过位线BL连接到读写单元130。

    存储单元阵列110a可以包括多个存储单元。例如,存储单元阵列110a
    包括在衬底上沿行和列方向布置的存储单元。在实施例中,存储单元阵列110a
    包括多个存储单元,每个单元存储至少一个比特。

    地址译码器120通过字线WL、串选择线SSL和地选择线GSL连接到存
    储单元阵列110a。地址译码器120被配置为响应于控制逻辑170a的控制而操
    作。地址译码器120从外部接收地址ADDR。

    地址译码器120被配置为译码所接收的地址ADDR当中的行地址。地址
    译码器120被配置为选择字线WL当中与译码的行地址相对应的字线。地址
    译码器120被配置为选择包括串选择线SSL和地选择线GSL在内的选择线当
    中的、与译码的行地址相对应的选择线。

    地址译码器120被配置为将从电压生成单元160接收的各种不同的电压
    传送到被选字线、未选字线、被选选择线和未选选择线。

    当地址译码器120另外通过伪字线DWL连接到存储单元阵列110a时,
    地址译码器120可以被配置为还选择伪字线DWL当中与译码的行地址相对
    应的伪字线。在实施例中,地址译码器120可以被配置为将从电压生成单元
    160接收的各种不同的电压传送到被选伪字线DWL和未选伪字线DWL。

    地址译码器120被配置为译码所接收的地址ADDR当中的列地址。地址
    译码器120将译码的列地址DCA传送到读写单元130。

    在实施例中,地址译码器120可以包括译码行地址的行译码器、译码列
    地址的列译码器和存储接收的地址ADDR的地址缓冲器。

    读写单元130通过位线BL连接到存储单元阵列110a,并且通过数据线
    DL连接到数据输入/输出单元150。读写单元130响应于控制逻辑170a的控
    制而操作。读写单元130从地址译码器120接收译码的列地址DCA。利用译
    码的列地址DCA,读写单元130选择位线BL。

    在实施例中,读写单元130从数据输入/输出单元150接收数据,并且将
    接收的数据写入存储单元阵列110a。读写单元130从存储单元阵列110a读取
    数据,并将读取的数据传送到数据输入/输出单元150。读写单元130从存储
    单元阵列110a的第一存储区读取数据,并且将读取的数据写入存储单元阵列
    110a的第二存储区。例如,读写单元130执行回写(copy-back)操作。

    在实施例中,读写单元130可以包括诸如页缓冲区(或页寄存器)和列
    选择电路的组件。在实施例中,读写单元130可以包括组件,比如,感测放
    大器、写驱动器和列选择电路。

    通过/失败检查单元140连接到读写单元130和控制逻辑170a。在擦除验
    证期间,通过/失败检查单元140被配置为接收读写单元130感测到的数据。
    基于接收的数据,通过/失败检查单元140确定擦除通过还是擦除失败。根据
    确定结果,通过/失败检查单元140被配置为将通过信号Pass或失败信号Fail
    发送到控制逻辑170a。

    数据输入/输出单元150通过数据线DL连接到读写单元130。数据输入/
    输出单元140响应于控制逻辑170a的控制而操作。数据输入/输出单元150
    被配置为与外部设备交换数据DATA。数据输入/输出单元150被配置为将来
    自外部设备的数据DATA通过数据线DL传送到读写单元130。数据输入/输
    出单元150被配置为将从读写单元130传送的数据DATA通过数据线DL输
    出到外部。在实施例中,数据输入/输出单元150可以包括诸如数据缓冲区的
    组件。

    电压生成单元160连接到存储单元阵列110a、地址译码器120和控制逻
    辑170a。电压生成单元160从外部接收电力。例如,电压生成单元160从外
    部接收电源电压Vcc和地电压Vss。响应于控制逻辑170a的控制,电压生成
    单元160被配置为从电源电压Vcc和地电压Vss生成具有不同电平的电压。
    例如,电压生成单元160被配置为生成诸如高电压Vpp、编程电压Vpgm、
    通过电压Vpass、读电压Vread和擦除电压Vers的各种不同电压。

    由电压生成单元160生成的电压在控制逻辑170a的控制下被供应给地址
    译码器120和存储单元阵列110a。例如,在编程操作期间,编程电压Vpgm
    和通过电压Vpass可以被供应给地址译码器120。在读操作期间,读电压Vread
    可以被供应给地址译码器120。在擦除存储单元阵列110a的过程中,擦除电
    压Vers可以被供应给存储单元阵列110a。

    上面提到的电压是示范性的由电压生成单元160生成的电压。由电压生
    成单元160生成的电压不局限于上面提到的电压。

    控制逻辑170a连接到地址译码器120、读写单元130、通过/失败检查单
    元160和数据输入/输出单元150??刂坡呒?70a被配置为控制非易失性存储
    器件100a的总体操作??刂坡呒?70a响应于从外部传送的控制信号CTRL
    而操作。

    控制逻辑170a包括擦除控制单元171、擦除计数器173和字线地址锁存
    器177。擦除控制单元171被配置为控制非易失性存储器件100a的擦除操作。
    例如,非易失性存储器件100a的擦除操作包括擦除和擦除验证。在擦除控制
    单元171的控制下,存储单元阵列110a的被选存储块可以被擦除以及被进行
    擦除验证。

    擦除控制单元171可以控制地址译码器120、读写单元130和电压生成
    单元160,以使存储单元阵列110a的被选存储块被擦除。擦除控制单元171
    控制地址译码器120、读写单元130和电压生成单元160,以使存储单元阵列
    110a的被选存储块被进行擦除验证。例如,擦除控制单元171基于存储在擦
    除计数器173中的信息控制擦除操作。例如,擦除控制单元171基于存储在
    字线锁存器177中的信息而控制擦除验证。

    擦除控制单元171基于通过/失败检查单元140的输出识别是擦除通过还
    是擦除失败。根据擦除通过还是擦除失败,擦除控制单元171控制随后的擦
    除或擦除验证。

    擦除计数器173的计数值(在下文中,称为擦除计数)表示在擦除操作
    期间存储单元阵列110a的特定存储块被擦除的次数。例如,擦除计数对应于
    在擦除操作期间向特定存储块施加擦除电压Vers的次数。例如,擦除计数表
    示根据增量式阶跃脉冲擦除(Incremental?Step?Pulse?Erase,ISPE)向特定存
    储块施加擦除电压(或擦除脉冲)的次数。在下文中,擦除计数器173的计
    数值被定义为擦除计数。

    字线地址锁存器177被配置为存储特定存储块的至少一个字线WL的地
    址。更具体地说,字线地址锁存器177被配置为存储特定存储块的一些字线
    WL的地址。在实施例中,所述一些字线WL的地址可以从熔丝单元180存
    储到字线地址锁存器177中。

    例如,一些字线WL的地址可以在加电读取(power-on?read)时存储到
    字线地址锁存器177中。例如,一些字线WL的地址可以在擦除操作开始时
    存储到字线地址锁存器177中。

    熔丝单元180包括至少一个熔丝。熔丝单元180被配置为存储一些字线
    WL的地址。例如,熔丝单元180可以包括激光熔丝或电熔丝。存储在熔丝
    单元180中的那些字线WL的地址可以被发送到字线地址锁存器177。

    图2是示出图1的存储单元阵列110a的框图。参照图2,存储单元阵列
    110a包括多个存储块BLK1到BLKz。在实施例中,存储块BLK1到BLKz
    被图1的地址译码器120所选择。例如,地址译码器120被配置为选择存储
    块BLK1到BLKz当中与块地址相对应的存储块BLK存储块BLK。

    图3是示出根据本发明构思的实施例的图1的操作非易失性存储器件
    100a的方法的流程图。更详细地,在图3中示出了非易失性存储器件100a
    的擦除操作的流程图。参照图1和图3,在操作S110擦除被选存储块。例如,
    可以擦除存储单元阵列110a的存储块BLK1到BLKz当中的被选存储块。

    在操作S120,以各个字线为单位对被选存储块进行擦除验证。

    在操作S130,对擦除失败的字线重复擦除和擦除验证,直到擦除通过或
    发生错误为止。

    根据本发明构思的实施例,以各个字线为单位执行擦除验证。与擦除验
    证电压被施加到所有字线WL的方法相比,在根据本发明构思的实施例的擦
    除验证方法中,减少了作为施加擦除验证电压的目标的字线WL的RC负载。
    因此,当擦除验证电压被施加到字线WL时,其可以被更准确地调整到字线
    WL的擦除验证电压的电平。也就是说,可以将待擦除的存储单元的阈值电
    压更准确地调整到目标值。

    根据本发明构思的实施例,擦除验证从擦除失败的字线继续(resume)。
    当在第一擦除循环中执行擦除和擦除验证时,在擦除验证期间检测擦除失败
    的字线,并且,第一到第i-1字线擦除通过,第i到第j字线擦除失败,则在
    第二擦除循环中执行擦除和擦除验证。第二擦除循环的擦除验证可以从第一
    擦除循环中检测的擦除失败的字线WL开始执行。像这样,省略对第1到第
    i-1字线的擦除验证,并从第i字线起执行擦除验证。

    由于擦除验证从擦除失败的字线继续,因此缩短了擦除验证时间。

    图4是示出图2的存储块BLK1到BLKz中的一个存储块BLKa的透视
    图。图5是沿图4的存储块BLKa的I-I′线截取的截面图。参照图4和图5,
    在衬底111上提供器件隔离层(device?isolation?layer)IL以定义有源区。在实
    施例中,示出定义了三个有源区,它们沿第三方向延伸,并且沿第一方向间
    隔特定距离。然而,有源区的数量不局限于此。

    在每个有源区上提供隧穿绝缘层TI。在每个有源区中,隧穿绝缘层TI
    沿第三方向间隔特定距离。例如,每个隧穿绝缘层TI可以包括热氧化物层。
    例如,每个隧穿绝缘层TI可以包括氧化物层。

    在每个有源区中,在隧穿绝缘层TI上提供电荷存储层CL。例如,电荷
    存储层CL可以包括诸如多晶硅的导电材料。例如,每个电荷存储层CL可以
    包括氮化物层或金属氧化物层(例如,铝氧化物层、或铪氧化物层)。

    如果电荷存储层CL包括诸如多晶硅的导电材料,则电荷存储层CL可以
    用作浮栅。也就是说,电荷存储层CL通过累积电荷存储数据。如果电荷存
    储层CL包括绝缘材料,则电荷存储层CL用作电荷捕获层。也就是说,电荷
    存储层CL通过捕获电荷来存储数据。

    在多个有源区上沿第一方向提供隧穿绝缘层TI和电荷存储层CL。在沿
    第一方向的提供隧穿绝缘层TI和电荷存储层CL的轴线上,沿该第一方向提
    供阻挡绝缘层BI。每个阻挡绝缘层BI可以包括氮化物层。每个阻挡绝缘层
    BI可以包括介电常数高于隧穿绝缘层TI的高介电层(例如,铝氧化物层或铪
    氧化物层)。

    在隧穿绝缘层TI上提供多晶硅层。多晶硅层在多个有源区上沿第一方向
    延伸。多晶硅层沿第三方向间隔特定距离。

    隧穿绝缘层TI、电荷存储层CL、阻挡绝缘层BI和多晶硅层中的每一个
    都构成栅极结构。在实施例中,隧穿绝缘层TI、电荷存储层CL、阻挡绝缘
    层BI和多晶硅层的每一个都可以构成存储单元MC。在实施例中,在阻挡绝
    缘层BI中形成过孔(perforation),以使多晶硅层和电荷存储层CL可以连接。
    该栅极结构可以形成选择晶体管SST或GST。

    在实施例中,如果电荷存储层CL包括绝缘材料,则可以不在栅极结构
    的阻挡绝缘层BI提供过孔。也就是说,选择晶体管SST或GST的栅极结构
    的电荷存储层CL和控制多晶硅层可以不被阻挡绝缘层BI隔离。

    在实施例中,形成存储单元的栅极结构的多晶硅层可以沿第一方向延伸
    以形成字线WL。在实施例中,形成选择晶体管SST或GST的栅极结构的多
    晶硅层沿第一方向延伸以形成选择线SSL或GSL。

    在栅极结构之间形成具有N导电类型的结区。在实施例中,同时形成选
    择晶体管SST或GST的源极和漏极。在地选择晶体管GST的源极上提供沿
    第一方向延伸的导电材料。该导电材料形成公共源极线CSL。例如,公共源
    极线CSL可以包括多晶硅。例如,公共源极线CSL可以包括金属材料。

    在串选择晶体管SST的漏极上提供连接到位线BL的位线接触件(bit?line
    contact)BP。也就是说,串选择晶体管SST的漏极通过位线接触件BP连接
    到相应的位线BL。在与有源区相同的轴线上提供位线。举例来说,示出了三
    个位线。

    图6是参照图4和图5描述的存储块BLKa的电路图BLKa_1。参照图6,
    沿行方向提供的存储单元连接到字线WL1到WLm。同一行的存储单元MC
    连接到相同的字线WL。

    沿列方向提供的存储单元MC对应于位线BL1到BLn。同一列的存储单
    元MC对应于相同的位线BL。

    在存储单元MC和位线BL1到BLn之间提供串选择晶体管SST。串选择
    晶体管SST共同连接到一个串选择线SSL。

    地选择晶体管GST连接在存储单元MC和公共源极线CSL之间。地选
    择晶体管GST共同连接到一个地选择线GSL。

    图7是示出根据本发明构思的实施例的操作非易失性器件的方法的流程
    图。参照图1到图7,在操作S205,接收擦除命令和地址。例如,接收的地
    址对应于非易失性存储器件100a的多个存储块BLK1到BLKz之一。在多个
    存储块BLK1到BLKz当中,选择与接收的地址相对应的存储块(例如,
    BLKa)。接收的地址对应于至少一个串选择线SSL。

    在操作S210,存储一些字线的地址(即,部分字线地址)。例如,存储
    多个字线中与接收的地址相对应的一些字线的地址。例如,将被选存储块
    BLKa中的一些字线的地址存储在字线地址锁存器177中。例如,将一些字线
    的地址从熔丝单元180存储到字线地址锁存器177中。

    在操作S215中,重置擦除计数。例如,擦除计数被重置为1。

    在实施例中,操作S210和S215可以被理解为擦除操作的初始化。操作
    S210和S215的初始化可以不考虑顺序地执行。

    在操作S220,从存储在字线地址锁存器180中的地址中选择第一字线。
    例如,选择与存储在字线地址锁存器180中的地址相对应的那些字线当中的
    第一字线。

    在操作S225,擦除与接收的地址相对应的存储单元MC。例如,擦除被
    选存储块BLKa??刂坡呒?70a控制地址译码器120、读写单元130和电压
    生成单元160擦除被选存储块BLKa。

    在操作S230,对被选字线进行擦除验证。例如,控制逻辑170a控制地
    址译码器120、读写单元130和电压生成单元160,以便对与被选字线相对应
    的存储单元MC进行擦除验证。

    在操作S235,确定擦除验证结果是否是通过。例如,根据从通过/失败检
    查单元140接收到通过信号还是失败信号,确定是擦除通过还是擦除失败。
    如果擦除验证结果是Pass(通过),则前进到操作S240。

    在操作S240,确定是否是最后的字线。例如,控制逻辑170a确定被选
    字线是否是与存储在字线地址锁存器177中的地址相对应的那些字线当中的
    最后的字线。如果被选字线不是最后的字线,则执行操作S245。

    在操作S245,从存储在字线地址锁存器177中的地址中选择下一个字线。
    例如,从与存储在字线地址锁存器177中的地址相对应的那些字线中选择作
    为擦除验证字线的下一个字线。之后,在操作S230和S235再次执行擦除验
    证。

    如操作S235到S245所示,当被选字线擦除通过时,选择下一个字线。
    也就是说,如果被选字线是最后的字线,则与存储在字线地址锁存器177中
    的地址相对应的那些字线全部都处于擦除通过状态。因此,被选存储块BLKa
    的擦除操作终止。

    在操作S235,如果擦除验证结果为失败,则前进到操作S250。在操作
    S250,确定擦除计数是否达到最大值。在实施例中,擦除计数的最大值是在
    擦除操作期间向被选块施加擦除电压(或擦除脉冲)的最大次数。如果擦除
    计数未达到最大值,则前进到操作S255。

    在操作S255,增加擦除计数。稍后,在操作S260,调整擦除电压。例如,
    增加擦除电压的电平。接下来,再次执行对被选存储块BLKa的擦除(在操
    作S225)和擦除验证(在操作S230到S235)。

    在操作S250,如果擦除计数达到最大值,则执行操作S265。在操作S265,
    生成错误报告。例如,控制逻辑170a生成表示在擦除操作期间发生错误的错
    误报告。生成的错误报告被提供给非易失性存储器件100a的主机。

    可以在被选存储块BLKa中对被选字线进行擦除验证。也就是说,在每
    个字线的基础上对被选存储块BLKa进行擦除验证。

    如果擦除验证结果为擦除失败,则在保持对字线的选择的同时执行擦除
    和擦除验证。也就是说,擦除验证从擦除失败的字线继续。

    对被选存储块BLKa的字线当中的、与存储在字线地址锁存器177中的
    地址相对应的那些字线进行擦除验证。

    在实施例中,在擦除操作期间进行擦除验证的那些字线包括非易失性存
    储器件100a的字线当中连接到擦除速度相对较慢的存储单元MC的字线。因
    此,可以确保非易失性存储器件100a的擦除操作期间的数据完整性,并且可
    以提高操作速度。

    在实施例中,可以通过对非易失性存储器件100a的擦除操作进行测试来
    选择被进行擦除验证的一些字线。通过控制熔丝单元180的熔丝,将所选择
    的字线的地址存储在熔丝单元180中。在实施例中,在非易失性存储器件100a
    的存储块BLK1到BLKz中,被进行擦除验证的那些字线可以是相同的。例
    如,当在对第一存储块的擦除操作期间对第i、第j和第k字线进行擦除验证
    时,则在对其他存储块的操作期间也可以对第i、第j和第k字线进行擦除验
    证。然而,在存储块BLK1到BLKz中被进行擦除验证的字线不局限于相同
    的字线。例如,在存储块BLK1到BLKz中被进行擦除验证的字线的地址和
    数量可以不同。

    图8是示出在图1的非易失性存储器件100a的擦除操作期间的电压条件
    的表。参照图1到图8,被选存储块BLKa的串选择线SSL可以浮置,或者
    可以使用第一串选择线电压Vss11进行驱动。

    第一字线擦除电压Vwe1被施加到被选存储块BLKa的字线WL。例如,
    第一字线擦除电压Vwe1可以是低电压。例如,第一字线擦除电压Vwe1可
    以是地电压Vss。

    被选存储块BLKa的地选择线GSL可以浮置,或者可以被第一地选择线
    电压Vgsl1驱动。公共源极线CSL可以浮置。第一擦除电压Vers1可以被施
    加到衬底111。

    图9是示出根据图8的电压条件的电压变化的时序图。参照图1到图9,
    在第一时间t1,第一字线擦除电压Vwe1被施加到被选存储块BLKa的字线,
    并且第一擦除电压Vers1被施加到衬底111。在实施例中,第一字线擦除电压
    Vwe1和第一擦除电压Vers1的电平被设置为,使得通过第一字线擦除电压
    Vwe1与第一擦除电压Vers1之间的电压差产生Fowler-Nordheim隧穿。因此,
    存储单元MC被擦除。

    如果被选存储块BLKa的串选择线SSL浮置,则串选择线SSL可以受到
    来自衬底111的耦合的影响。随着衬底111的电压增加到第一擦除电压Vers1,
    串选择线SSL的电压可以增加到第一电压V1。如果第一串选择线电压Vss11
    被施加到串选择线SSL,则通过第一串选择线电压Vss11可以控制串选择线
    SSL的电压。在实施例中,第一电压V1和第一串选择线电压Vss11的电平可
    以互不相同。

    如果被选存储块BLKa的地选择线GSL浮置,则地选择线GSL可以受
    到来自衬底111的耦合的影响。随着衬底111的电压增加到第一擦除电压
    Vers1,地选择线GSL的电压可以增加到第二电压V2。如果第一地选择线电
    压Vgsl1被施加到地选择线GSL,则通过第一地选择线电压Vgsl1可以控制
    地选择线GSL的电压。在实施例中,第二电压V2和第一串选择线电压Vss11
    的电平可以互不相同。

    地选择晶体管GST的源极与衬底111形成正向PN结(p-n?forward
    junction)。因此,第一擦除电压Vers1通过地选择晶体管GST的源极被传送
    给公共源极线CSL。例如,公共源极线CSL的电压可以增加到第三电压V3。

    图10是示出在图1的非易失性存储器件100a的擦除验证期间的电压条
    件的表。参照图1到图7以及图10,第一位线电压Vbl1被施加到位线BL。
    例如,第一位线电压Vbl1是电源电压Vcc。

    第二串选择线电压Vssl2被施加到被选存储块BLKa的串选择线SSL。例
    如,第二串选择线电压Vssl2可以是用于导通串选择晶体管SST的电压。例
    如,第二串选择线电压Vssl2可以是电源电压Vcc。

    根据本发明构思的实施例的擦除验证在每字线的基础上执行。因此,不
    同地控制被选字线的电压和未选字线的电压。第一验证电压Vvfy1被施加到
    被选存储块BLKa的被选字线。例如,第一擦除验证电压Vvfy1被设置为在
    擦除状态中存储单元所需的阈值电压的上限。例如,第一擦除验证电压Vvfy1
    可以是地电压Vss。

    第一未选字线电压Vuwl1被施加到被选存储块BLKa的未选字线。例如,
    第一未选字线电压Vuwl1是不管存储单元MC的逻辑状态为何均导通存储单
    元MC的电压。例如,第一未选字线电压Vuwl1可以是在读操作期间施加到
    未选字线的未选读电压Vread或在编程操作期间施加到未选字线的通过电压
    Vpass。

    第二地选择线电压Vgsl2被施加到被选存储块BLKa的地选择线GSL。
    例如,第二地选择线电压Vgsl2是用于导通地选择晶体管的电压。例如,第
    二地选择线电压Vgsl2可以是电源电压Vcc。

    公共源极线电压Vcsl1被施加到公共源极线CSL。例如,第一公共源极
    线电压Vcsl1可以是地电压Vss。

    图11是示出根据图10的电压条件的电压变化的时序图。参照图1到图
    7以及图11,在第一时间t1执行预充电预充电。第一位线电压Vbl1被施加
    到位线BL。用第一位线电压Vbl1对位线BL预充电。在预充电位线BL之后,
    位线BL可以浮置。

    在第二时间t2执行显影(develop)。第二串选择线电压Vssl2被施加到被
    选存储块BLKa的串选择线SSL。也就是说,被选存储块BLKa的串选择晶
    体管SST被导通。

    第二地选择线电压Vgsl2被施加到被选存储块BLKa的地选择线GSL。
    也就是说,被选存储块BLKa的地选择晶体管GST被导通。

    第一未选字线电压Vuwl1被施加到被选存储块BLKa的未选字线。也就
    是说,连接到被选存储块BLKa的未选字线的存储单元MC被导通。

    第一擦除验证电压Vvfy1被施加到被选存储块BLKa的被选字线。如果
    连接到被选字线的存储单元MC的阈值电压高于第一擦除验证电压Vvfy1,
    则相应存储单元MC可以被截止。也就是说,由于在位线BL与公共源极线
    CSL之间没有形成沟道,位线BL的电压保持第一位线电压Vbl1。

    如果连接到被选字线的存储单元MC的阈值电压低于第一擦除验证电压
    Vvfy1,则相应存储单元MC可以被导通。也就是说,在位线BL与公共源极
    线CSL之间形成沟道。预充电给位线BL的第一位线电压Vbl1被放电到公共
    源极线CSL。也就是说,位线BL的电压变为低于第一位线电压Vbl1。

    在第三时间t3执行数据锁存。例如,根据位线BL的电压电平,确定擦
    除通过和擦除失败。例如,如果位线BL的电压低于第一位线电压Vbl1,则
    被选字线可以被确定为擦除通过。当至少一个位线BL的电压保持在第一位
    线电压Vbl1时,被选字线可以被确定为擦除失败。

    在实施例中,根据非易失性存储器件100a或非易失性存储器件100a的
    主机的纠错能力,关于被选字线的擦除通过和擦除失败的确定标准可以改变。
    例如,如果非易失性存储器件100a或非易失性存储器件100a的主机的纠错
    能力提高,则即使至少一个位线BL电压保持在第一位线电压Vbl1,被选字
    线也可以被确定为擦除通过。

    图12是示出根据本发明构思的实施例的操作非易失性存储器件100a的
    方法的流程图。参照图1和图12,在操作S305接收擦除命令和地址。例如,
    接收的地址对应于非易失性存储器件100b的多个存储块BLK1到BLKz之一。
    在多个存储块BLK1到BLKz当中,选择与接收的地址相对应的存储块(例
    如,BLKa)。例如,接收的地址对应于至少一个串选择线SSL。

    在操作S310,存储一些字线的地址。例如,存储与接收的地址相对应的
    一些字线的地址。例如,将被选存储块BLKa的字线当中的一些字线的地址
    存储在字线地址锁存器177中。例如,将一些字线的地址从熔丝单元180存
    储到字线地址锁存器177中。

    在操作S315,重置擦除计数。例如,擦除计数被重置为1。

    在实施例中,操作S310和S315可以被理解为擦除操作的初始化。操作
    S310和S315的初始化可以不考虑顺序地执行。

    在操作S320,擦除与接收的地址相对应的存储单元MC。例如,可以擦
    除被选存储块BLKa。

    在操作S325,从存储在字线地址锁存器177中的地址中选择第一字线。
    例如,从与存储在字线地址锁存器177中的地址相对应的字线中选择第一字
    线。

    在操作S330,对被选字线进行擦除验证。与被选字线相对应的多个存储
    单元MC被进行擦除验证。

    在操作S335,确定验证结果是否是通过。如果被选字线被确定为擦除通
    过,则在操作S340擦除被选字线的地址。接下来,执行操作S440。之后,
    执行操作S345。如果被选字线被确定为擦除失败,则省略操作S340,执行操
    作S345。

    在操作S345,确定被选字线是否是最后的字线。例如,确定被选字线是
    否是与存储在字线地址锁存器177中的地址相对应的那些字线当中的最后的
    字线。如果被选字线不是最后的字线,则在操作S350,从存储在字线地址锁
    存器177中的地址中选择下一个字线。接下来,再次执行操作S330到S345。
    如果被选字线是最后的字线,则执行操作S355。

    在操作S330到S350,对被选存储单元BLKa的字线当中的、与存储在
    字线地址锁存器177中的地址相对应的那些字线进行擦除验证。从字线地址
    锁存器177中擦除擦除通过的字线的地址。也就是说,当执行操作S330到
    S350时,从熔丝单元180发送的那些字线地址当中的、擦除失败的字线的地
    址保留在字线地址锁存器177中。

    在操作S355,确定是否有地址存储在字线地址锁存器177中。如果在字
    线地址锁存器177中没有存储地址,则表示从熔丝单元180发送的地址所对
    应的那些字线已经擦除通过。因此,擦除操作终止。如果在字线地址锁存器
    177中存储了至少一个地址,则表示从熔丝单元180发送的地址所对应的那
    些字线中的至少一个擦除失败。

    在操作S360,确定擦除计数是否达到最大值。如果擦除计数未达到最大
    值,则在操作S365增大所述擦除计数。在操作S370调整擦除电压Vers。例
    如,可以增加擦除电压Vers的电平。之后,再次执行对被选存储块BLKa的
    擦除操作(操作S320)和擦除验证(操作S325到S345)。

    如果擦除计数达到最大值,则在操作S375生成错误报告。例如,控制逻
    辑170b生成表示在擦除操作期间发生错误的错误报告。生成的错误报告可以
    被提供给非易失性存储器件100b的主机。

    图13是根据本发明构思的实施例的非易失性存储器件100b的框图。参
    照图13,非易失性存储器件100b包括存储单元阵列110b、地址译码器120、
    读写单元130、通过/失败检查单元140、数据输入/输出单元150、电压生成
    单元160、控制逻辑170b和熔丝单元180。除了存储单元阵列110b和控制逻
    辑170b之外,非易失性存储器件100b的结构与参照图1描述的非易失性存
    储器件100a基本相同。

    存储单元阵列110b通过字线WL、串选择线SSL和地选择线GSL连接
    到地址译码器120。此外,存储单元阵列110b通过位线BL连接到读写单元
    130。如图2中所示,存储单元阵列110b包括多个存储块BLK1到BLKz。在
    每个存储块中提供多个串选择线SSL、多个字线WL以及至少一个地选择线
    GSL。

    存储单元阵列110b包括多个存储单元组。例如,存储单元阵列110b包
    括沿行和列方向布置在衬底上的存储单元组。每个存储单元组包括沿与衬底
    相交的方向堆叠的多个存储单元。也就是说,存储单元沿行和列提供在衬底
    上,并且在与衬底相交的方向上堆叠,从而形成三维结构。在实施例中,存
    储单元阵列110b包括多个存储单元,在每个单元中存储至少一比特。

    控制逻辑170c包括擦除控制单元171、擦除计数器173、字线地址锁存
    器177和串选择线计数器(以下称为SSL计数器)172。擦除控制单元171
    被配置为控制非易失性存储器件100b的擦除操作。例如,擦除控制单元171
    控制擦除和擦除验证。例如,擦除控制单元171基于存储在擦除计数器173
    中的信息、存储在字线地址锁存器177中的信息、存储在SSL计数器172中
    的信息以及从通过/失败检查单元140传送的信息控制擦除和擦除验证。

    擦除计数器173的擦除计数代表在擦除操作期间存储单元阵列110a的特
    定存储块被擦除的次数。

    字线地址锁存器177被配置为存储特定存储块的至少一个字线WL的地
    址。字线地址锁存器177被配置为存储特定存储块的一些字线WL的地址。
    在实施例中,所述一些字线WL的地址可以从熔丝单元180存储到字线地址
    锁存器177中。

    SSL计数器172的计数值代表被选存储块的串选择线SSL的地址。例如,
    SSL计数器172的计数值代表被选存储块的串选择线SSL的一个地址。下文
    中,将SSL计数器172的计数值定义为SSL计数。

    图14是示出图13的非易失性存储器件100b的操作方法的流程图。参照
    图13和图14,在操作S410,擦除被选存储块。例如,可以擦除从存储单元
    阵列110b的存储块BLK1到BLKz中选择的存储块。

    在操作S420,在每个字线的基础上对被选存储块的被选行进行擦除验证。
    例如,如果选择了被选存储块的第一行,则可以在每个字线的基础上进行擦
    除验证。如果选择了被选块的第i行,则可以在每个相应字线的基础上进行
    擦除验证。在实施例中,可以选择与存储在字线地址锁存器177中的地址相
    对应的一些字线中的一个。

    在操作S430,顺序地选择行,并且在每行中从擦除和擦除失败的字线重
    复进行擦除验证,直到擦除通过或发生错误。

    也就是说,在每个字线的基础上对被选存储块进行擦除验证。擦除验证
    从擦除失败的字线继续。对被选存储块的一些字线进行擦除验证。

    图15是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    的存储块BLK1到BLKz中的一个BLKb的透视图。图16是沿图15的存储
    块BLKb的II-II’线截取的截面图。参照图15和图16,存储块BLKb包括沿
    第一方向到第三方向延伸的结构。

    提供衬底111。在实施例中,衬底111可以具有第一类型(例如,第一导
    电类型)的阱。例如,衬底111可以具有通过注入诸如硼(B)的第三主族元
    素而形成的P阱。例如,衬底111可以具有在N阱中提供的袋型(pocket)P阱。
    下文中,假定衬底111具有P型阱(或P型袋型阱)。然而,衬底111的导电
    类型不局限于P型。

    在衬底111上提供沿第一方向延伸的多个掺杂区311到314。例如,多个
    掺杂区311到314可以具有不同于衬底111的第一类型的第二类型(例如,
    第二导电类型)。第一掺杂区311到第四掺杂区314可以具有N型。然而,第
    一掺杂区311到第四掺杂区314的导电类型不局限于N型。

    在第一掺杂区311和第二掺杂区312之间的衬底111的区域上,沿第二
    方向顺序地提供沿第一方向延伸的多个绝缘材料112。例如,沿第二方向提
    供多个绝缘材料,所述多个绝缘材料间隔特定距离。在实施例中,绝缘材料
    112可以包括诸如氧化物层的绝缘材料。

    在第一和第二掺杂区311和312之间的衬底111的区域上,沿第一方向
    顺序地布置沿第二方向穿透所述绝缘材料的多个柱113。在实施例中,所述
    多个柱113穿透绝缘材料112以接触衬底111。

    在实施例中,每个柱113可以包括多个材料。例如,每个柱113的沟道
    层114可以包括具有第一类型的硅材料。例如,每个柱113的沟道层114可
    以包括具有与衬底111相同的类型的硅材料。每个柱113的沟道层114可以
    包括P型硅。然而,每个柱113的沟道层114不局限于P型硅。

    每个柱113的内部材料115可以包括绝缘材料。例如,每个柱113的内
    部材料115可以包括诸如硅氧化物的绝缘材料。例如,每个柱113的内部材
    料115可以包括空气隙。

    在第一和第二掺杂区311和312之间的区域上,沿绝缘材料112、柱113
    和衬底111的暴露表面提供绝缘层116。在实施例中,可以去除在最后的绝缘
    材料112的第二方向的暴露表面上提供的绝缘层116。

    在实施例中,绝缘层116的厚度可以小于绝缘材料112之间的距离的一
    半。也就是说,在提供于绝缘材料112当中的第一绝缘材料的底部上的绝缘
    层116与提供于位于所述第一绝缘材料底部的第二绝缘材料112的顶部上的
    绝缘层116之间,提供一区域,在该区域中可以布置除了绝缘材料112和绝
    缘层116之外的材料。

    在第一掺杂区311与第二掺杂区312之间的区域中的绝缘层116的暴露
    表面上提供第一导电材料211到291。例如,可以在邻近衬底111的绝缘材料
    112与衬底111之间提供沿第一方向延伸的第一导电材料211。在位于邻近衬
    底111的绝缘材料112的底部的绝缘层116与衬底111之间提供沿第一方向
    延伸的第一导电材料211。

    在位于绝缘材料112当中的特定绝缘材料顶部的绝缘层116、与位于布置
    在该特定绝缘材料顶部的绝缘材料的底部的绝缘层之间,提供沿第一方向延
    伸的第一导电材料。也就是说,在绝缘材料112之间提供沿第一方向延伸的
    多个第一导电材料221到281,并且应当理解,在绝缘材料112与第一导电
    材料221到281之间提供绝缘层116。第一导电材料211到291可以包括金属
    材料。第一导电材料211到291可以包括诸如多晶硅的导电材料。

    在第二掺杂区312与第三掺杂区313之间的区域中,可以提供和第一掺
    杂区311与第二掺杂区312上的结构基本相同的结构。在第二掺杂区312与
    第三掺杂区313之间的区域中,提供沿第一方向延伸的多个绝缘材料112,
    沿第一方向顺序地布置地并且沿第三方向贯穿多个绝缘材料112的多个柱
    113,提供于多个绝缘材料112和多个柱113的暴露表面上的绝缘层116,以
    及沿第一方向延伸的多个导电材料212到292。

    在第三掺杂区313与第四掺杂区314之间的区域中,可以提供和第一掺
    杂区311与第二掺杂区312上的结构相同的结构。在实施例中,在第三掺杂
    区313与第四掺杂区314之间的区域中,提供沿第一方向延伸的多个绝缘材
    料112,沿第一方向顺序地布置地并且沿第三方向贯穿多个绝缘材料112的多
    个柱113,提供于多个绝缘材料112和多个柱113的暴露表面上的绝缘层116,
    以及沿第一方向延伸的多个第一导电材料213到293。

    在多个柱113上分别提供漏极320。在实施例中,漏极320可以包括以
    第二类型掺杂的硅材料。例如,漏极320可以包括以N型掺杂的硅材料。漏
    极320可以包括N型硅材料。然而,漏极320不局限于N型硅材料。

    在实施例中,每个漏极320的宽度可以大于柱113的宽度。例如,每个
    漏极320可以以垫(pad)的形式提供到相应的柱113的顶部。在实施例中,
    每个漏极320可以延伸到相应柱113的沟道层的部分。

    可以在漏极上提供沿第三方向延伸的第二导电材料331到333。第二导
    电材料331到333沿第一方向布置,间隔特定距离。第二导电材料331到333
    分别连接到相应区域中的漏极320。在实施例中,漏极320和沿第三方向延
    伸的第二导电材料333可以通过每个接触插塞(contact?plug)连接。第二导电材
    料331到333可以包括金属。第二导电材料331到333可以包括诸如多晶硅
    的导电材料。

    第一导电材料211到291、212到292以及213到293从衬底111起顺序
    地具有第一到第九高度。也就是说,邻近衬底111的第一导电材料211到213
    具有第一高度。邻近第二导电材料331到333的第一导电材料291到293具
    有第九高度。当从衬底111起第一导电材料211到291、212到292以及213
    到293当中的特定导电材料的次序增加时,该第一导电材料的高度也随之增
    加。

    参照图15和图16,柱113、绝缘层116以及多个第一导电材料211到291、
    212到292和213到293形成串。例如,每个柱113、绝缘层116的相邻区域
    以及第一导电材料211到291、212到292和213到293的相邻区域形成NAND
    串NS。NAND串NS包括多个晶体管结构TS。将参照图17到图20更详细
    地描述晶体管结构TS。

    图17是示出根据本发明构思的实施例的晶体管结构TSa的截面图。参照
    图15到图17,绝缘层116包括第一子绝缘层到第三子绝缘层117、118和119。

    柱113的包括P型硅的沟道层114可以用作主体。柱113的包括P型硅
    的沟道层114用作第二方向的主体。

    邻近柱113的第一子绝缘层117可以用作隧穿绝缘层。例如,邻近柱113
    的第一子绝缘层117可以包括热氧化物层。

    第二子绝缘层118可以用作电荷存储层。例如,第二子绝缘层118可以
    用作电荷捕获层。例如,第二子绝缘层118可以包括氮化物层或金属氧化物
    层(例如,铝氧化物层、或铪氧化物层)。

    邻近第一导电材料233的第三子绝缘层119可以用作阻挡绝缘层。在实
    施例中,邻近沿第一方向延伸的第一导电材料233的第三子绝缘层119可以
    由单层或多层结构形成。第三子绝缘层119可以是介电常数高于第一子绝缘
    层117和第二子绝缘层118的高介电层(high?dielectric?layer)(例如,铝氧化
    物层或铪氧化物层)。

    第一导电材料233可以用作栅极(或控制栅极)。也就是说,用作栅极(或
    控制栅极)的第一导电材料233、用作阻挡绝缘层的第三子绝缘层119、用作
    电荷存储层的第二子绝缘层118、用作隧穿绝缘层的第一子绝缘层117、以及
    用作主体的P型硅的沟道层114可以用作晶体管(或,存储单元晶体管)。

    第一子绝缘层117到第三子绝缘层119可以构成氧化物-氮化物-氧化物
    (ONO)。

    在存储块BLKb中,一个柱113对应于一个NAND串NS。例如,一个
    柱113、相邻的绝缘层116以及相邻的第一导电材料形成一个NAND串NS。

    存储块BLKb包括多个柱113。也就是说,存储块BLKb包括多个NAND
    串NS。更详细地,存储块BLKb沿第二方向(或垂直于衬底的方向)延伸,
    并且包括沿第一和第三方向提供的、间隔特定距离的多个NAND串NS。

    每个NAND串NS包括沿第二方向堆叠的多个晶体管结构TS。每个
    NAND串NS中的多个晶体管结构TS用作存储单元MC或选择晶体管。在每
    个NAND串NS中,至少一个晶体管结构TS可以用作伪存储单元DMC。

    例如,在每个NAND串NS中,在用作存储单元MC的晶体管结构TS
    与衬底111之间的至少一个晶体管结构TS用作地选择晶体管GST。在每个
    NAND串中,在用作存储单元MC的晶体管结构TS与第二导电材料331到
    333之间的至少一个晶体管结构TS用作串选择晶体管SST。

    也就是说,在衬底111上沿行(例如,第一方向)和列(例如,第二方
    向)提供存储块BLKb,并且存储块BLKb包括在与衬底111相交的方向(例
    如,第三方向)上堆叠的多个存储单元MC。在存储单元MC与衬底111之
    间以及在存储单元111上分别提供至少一个选择晶体管。

    栅极(或控制栅极)对应于沿第一方向延伸的第一导电材料211到291、
    212到292和213到293。也就是说,可以理解,栅极(或控制栅极)形成沿
    第一方向延伸的字线WL,以及至少两个选择线SL(例如,至少一个串选择
    线SSL和至少一个地选择线GSL)。在特定高度提供的晶体管结构TS可以用
    作伪存储单元。也就是说,在特定高度提供的栅极沿第一方向延伸以形成伪
    字线DWL。

    沿第三方向延伸的第二导电材料331到333连接到相应的NAND串NS
    的第一端。在实施例中,沿第三方向延伸的第二导电材料331到333用作位
    线BL。也就是说,在一个存储块BLKb中,多个NAND串连接到一个位线
    BL。

    在相应的NAND串NS的第二端提供沿第一方向延伸的第二类型掺杂区
    311到314。沿第一方向延伸的第二类型掺杂区311到314用作公共源极线
    CSL。

    存储块BLKb包括沿与衬底111相交的方向(即,第二方向)延伸的多个
    NAND串NS,并且用作NAND闪速存储块(例如,电荷捕获型),其中,在
    一个存储块中多个NAND串连接到一个位线BL。

    图18是示出根据本发明构思的实施例的晶体管结构TSb的截面图。参照
    图15、图16和图18,柱113_1包括沟道层114、内部材料115和第一子绝缘
    层117_1。

    沟道层114可以用作第二方向的主体。内部材料115可以包括绝缘材料。
    第一子绝缘层117_1可以用作隧穿绝缘层。作为柱113_1的组成部分的第一
    子绝缘层117_1可以在衬底111与漏极116之间沿与衬底111相交的方向延
    伸。举例来说,第一子绝缘层117_1可以包括与参照图17描述的第一子绝缘
    层117相同的材料。

    绝缘层116_1包括第二子绝缘层118和第三子绝缘层119。第二子绝缘层
    118可以用作电荷捕获层。第二绝缘层118可以包括与参照图17描述的第二
    子绝缘层118基本相同的材料。

    第三子绝缘层119可以用作阻挡绝缘层。第三子绝缘层119可以包括与
    参照图17描述的第三子绝缘层119基本相同的材料。

    柱113_1和绝缘层116_1的配置不同于图17的结构TSa。而是,在第一
    导电材料233和沟道层114之间提供第一到第三子绝缘层117_1、118和119。
    也就是说,如参照图17描述的,第一导电材料233、第一到第三子绝缘层
    117_1、118和119、以及沟道层114可以用作晶体管(或,存储单元晶体管)。

    图19是示出根据本发明构思的实施例的晶体管结构TSc的截面图。参照
    图15、图16和图19,柱113_2包括沟道层114、内部材料115、第一子绝缘
    层117_1和第二子绝缘层118_1。

    沟道层114可以用作第二方向的主体。内部材料115可以包括绝缘材料。
    第一子绝缘层117_1可以用作隧穿绝缘层。第二子绝缘层118_1可以用作电
    荷存储层。

    作为柱113_2的组成部分的第一子绝缘层117_1和第二绝缘层118_1可
    以在衬底111与漏极116之间沿着与衬底111相交的方向延伸。第一子绝缘
    层117_1可以包括与参照图17描述的第一子绝缘层117基本相同的材料。第
    二子绝缘层118_1可以包括与参照图17描述的第二子绝缘层118基本相同的
    材料。

    绝缘层116_2可以用作阻挡绝缘层。绝缘层116_2可以包括与参照图17
    描述的第三子绝缘层119相同的材料。

    柱113_2和绝缘层116_2的配置不同于图17的晶体管结构TSa。而是,
    在第一导电材料233和沟道层114之间提供绝缘层116_2以及第一和第二子
    绝缘层117_1和118_1。也就是说,第一导电材料233、绝缘层116_2、第一
    和第二子绝缘层117_1和118_1、以及沟道层114用作晶体管(或存储单元晶
    体管)。

    图20是示出根据本发明构思的实施例的晶体管结构TSd的截面图。参照
    图15、图16和图20,柱113_3包括沟道层114、内部材料115、第一子绝缘
    层117_1、第二子绝缘层118_1以及第三子绝缘层119_1。与图17的晶体管
    结构TSa相比,去除了绝缘层116。也就是说,第一导电材料233接触柱133_3。

    沟道层114可以用作第二方向的主体。内部材料115可以包括绝缘材料。
    第一子绝缘层117_1可以用作隧穿绝缘层。第二子绝缘层118_1可以用作电
    荷存储层。第三子绝缘层119_1可以用作阻挡绝缘层。

    作为柱113_3的组成部分的第一子绝缘层117_1、第二子绝缘层118_1
    和第三子绝缘层119_1可以在衬底111和漏极116之间沿与衬底111相交的
    方向延伸。第一子绝缘层117_1可以包括与参照图17描述的第一子绝缘层117
    基本相同的材料。第二子绝缘层118_1可以包括与参照图17描述的第二子绝
    缘层118基本相同的材料。第三子绝缘层119_1可以包括与参照图17描述的
    第三子绝缘层119基本相同的材料。

    柱113_3和绝缘层116_3的配置不同于图17的晶体管结构TSa。而是,
    在第一导电材料233和沟道层114之间提供第一到第三子绝缘层117_1、118_1
    和119_1。也就是说,第一导电材料233、第一到第三子绝缘层117_1、118_1
    和119_1、以及沟道层114可以用作晶体管(或存储单元晶体管)。

    柱113表示柱113、113_1、113_2和113_3之一。绝缘层116表示绝缘
    层116、116_2和116_3之一。

    参照图15到图20,第一导电材料211到291、212到292和213到293
    被提供为九层。然而,导电材料211到291、212到292和213到293不局限
    于九层。例如,第一导电材料可以被提供为用于形成存储单元的至少八层以
    及用于形成选择晶体管的至少两层。第一导电材料可以被提供为用于形成存
    储单元的至少16层以及用于形成选择晶体管的至少两层。第一导电材料可以
    被提供为用于形成存储单元的多层以及用于形成选择晶体管的至少两层。例
    如,可以在用于形成伪存储单元的层中提供第一导电材料。

    参照图15到图20,三个NAND串NS连接到一个位线BL。然而,本发
    明构思不局限于此。在存储块BLKb中可以是m个NAND串NS连接到一个
    位线BL。根据连接到一个位线BL的NAND串NS的数量,可以调整沿第一
    方向延伸的第一导电材料211到291、212到292和213到293的数量以及用
    作公共源极线CSL的掺杂区311到314的数量。

    如图15到图20中所示,柱113的沿第一方向和第三方向的横截面积可
    以随着越来越靠近衬底111而减小。例如,由于处理特性或误差,沿第一和
    第三方向的横截面积可以有所变化。

    柱113可以通过在通过蚀刻形成的孔洞中提供硅材料和绝缘材料来形
    成。随着蚀刻深度增加,通过蚀刻形成的孔洞沿第一方向和第三方向的面积
    可能缩小。也就是说,随着越来越靠近衬底111,柱113沿第一和第三方向的
    横截面积可以减小。

    图21是根据本发明构思的实施例的电路图BLKb_1。参照图15到图21,
    在第一位线BL1与公共源极线CSL之间提供NAND串NS11到NS31。在第
    二位线BL2与公共源极线CSL之间提供NAND串NS12、NS22和NS32。在
    第三位线BL3与公共源极线CSL之间提供NAND串NS13、NS23和NS33。
    第一位线BL1到第三位线BL3对应于沿第三方向延伸的第二导电材料331到
    333。

    每个NAND串NS的串选择晶体管SST连接到相应的位线BL。每个
    NAND串NS的地选择晶体管GST连接到公共源极线CSL。在每个NAND
    串NS的串选择晶体管SST与地选择晶体管GST之间提供存储单元MC。

    在下文中,在每行的基础上以及在每列的基础上定义NAND串NS。连
    接到一个位线的NAND串NS形成一列。例如,连接到第一位线BL1的NAND
    串NS11到NS31对应于第一列。连接到第二位线BL2的NAND串NS12到
    NS32对应于第二列。连接到第三位线BL3的NAND串NS13到NS33对应
    于第三列。

    连接到一个串选择线SSL的NAND串NS形成一行。例如,连接到第一
    串选择线SSL1的NAND串NS11到NS31形成第一行。连接到第二串选择线
    SSL2的NAND串NS21到NS23形成第二行。连接到第三串选择线SSL3的
    NAND串NS31到NS33形成第三行。

    在每个NAND串NS中定义高度。在实施例中,在每个NAND串NS中,
    地选择晶体管GST的高度被定义为1。邻近地选择晶体管GST的存储单元
    MC1的高度被定义为2。串选择晶体管SST的高度被定义为9。邻近串选择
    晶体管SST的存储单元MC7的高度被定义为8。

    当从选择晶体管GST起存储单元MC的次序增加时,存储单元MC的高
    度也随之增加。第一到第七存储单元MC1到MC7分别具有第二到第八高度。

    同一行的NAND串NS共用地选择线GSL。不同行的NAND串NS共用
    地选择线GSL。具有第一高度的第一导电材料211到213相互连接以形成地
    选择线GSL。

    在同一行的NAND串NS中具有相同高度的存储单元MC共用字线WL。
    具有相同高度且对应于不同行的NAND串NS的字线WL公共连接。也就是
    说,具有相同高度的存储单元MC共用字线WL。

    具有第二高度的第一导电材料221到223公共连接以形成第一字线WL1。
    具有第三高度的第一导电材料231到233公共连接以形成第二字线WL2。具
    有第四高度的第一导电材料241到243公共连接以形成第三字线WL3。具有
    第五高度的第一导电材料251到253公共连接以形成第四字线WL4。具有第
    六高度的第一导电材料261到263公共连接以形成第五字线WL5。具有第七
    高度的第一导电材料271到273公共连接以形成第六字线WL6。具有第八高
    度的第一导电材料281到283公共连接以形成第七字线WL7。

    同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别
    连接到不同的串选择线SSL1、SSL2和SSL3。第一串选择线SSL1到第三串
    选择线SSL3分别对应于具有第九高度的第一导电材料291到293。

    在下文中,连接到第一串选择线SSL1的串选择晶体管SST被定义为第
    一串选择晶体管SST1。连接到第二串选择线SSL2的串选择晶体管SST被定
    义为第二串选择晶体管SST2。连接到第三串选择线SSL3的串选择晶体管SST
    被定义为第三串选择晶体管SST3。

    公共源极线CSL公共连接到NAND串NS。例如,第一掺杂区311到第
    四掺杂区314相互连接以形成公共源极线CSL。

    如图21所示,具有相同高度的字线WL公共连接。因此,当选择了具有
    特定高度的字线WL时,连接到被选字线WL的所有NAND串NS都被选择。

    不同行的NAND串NS连接不同的串选择线SSL。因此,通过选择和不
    选择串选择线SSL1到SSL3,连接到相同字线WL的NAND串NS当中的未
    选行的NAND串NS可以与相应的位线电分离,而被选行的NAND串NS可
    以电连接到相应的位线。

    也就是说,通过选择和不选择串选择线SSL1到SSL3,可以选择NAND
    串NS的行。然后,通过选择位线BL1到BL3,可以选择被选行中的NAND
    串NS的列。

    在实施例中,在编程操作和读操作期间,选择电压被施加到被选行的被
    选字线,并且未选电压被施加到未选字线。例如,选择电压可以是编程电压
    Vpgm或选择读电压Vrd。也就是说,编程操作和读操作可以针对NAND串
    NS11到NS13、NS21到NS23和NS31到NS33的被选行的每个字线来执行。

    在实施例中,在第一导电材料211到291、212到292和213到293当中
    的用作选择线的第一导电材料(例如,211、221、231、291、292和293)与
    用作字线的第一导电材料(例如,221到281、222到282、以及223到283)
    之间提供的绝缘材料112的厚度可以大于其他绝缘材料112的厚度。

    在图15到图21中,具有第一高度的第一导电材料211、212和213用作
    地选择线GSL,并且具有第九高度的第一导电材料291、292和293用作串选
    择线SSL1、SSL2和SSL3。

    在实施例中,提供在具有第一高度的第一导电材料211、212和213与具
    有第二高度的第二电材料221、222和223之间的绝缘材料112的厚度可以大
    于提供在具有第二高度的第一导电材料221、222和223与具有第八高度的导
    电材料之间的绝缘材料112的厚度。

    提供在具有第八高度的第一导电材料281、282和283与具有第九高度的
    第一导电材料291、292和293之间的绝缘材料112的厚度可以大于提供在具
    有第二高度的第二导电材料221、222和223与具有第八高度的导电材料之间
    的绝缘材料112的厚度。

    图22是示出根据本发明构思的实施例的操作非易失性存储器件的方法
    的流程图。参照图13到图22,在操作S505,接收擦除命令和地址。例如,
    接收的地址对应于非易失性存储器件100b的多个块BLK1到BLKz之一。在
    多个存储块BLK1到BLKz当中,选择与接收的地址相对应的存储块(例如,
    BLKb)。例如,接收的地址对应于至少两个串选择线SSL。

    在操作S510,存储一些字线的地址。例如,将被选存储块BLKb的一些
    字线的地址存储在字线地址锁存器177中。例如,存储与接收的地址相对应
    的那些字线的地址。例如,将被选存储块BLKa的一些字线的地址存储在字
    线地址锁存器177中。例如,将一些字线的地址从熔丝单元180存储到字线
    地址锁存器177中。

    在操作S515,重置擦除计数和SSL计数。例如,擦除计数被重置为1。
    SSL计数代表与接收的地址相对应的串选择线SSL之一。例如,SSL计数可
    以被重置以代表被选存储块BLKb的第一串选择线SSL1。

    操作S510和S515可以被理解为是擦除操作的初始化。作为初始化的操
    作S510和S515可以不考虑顺序来执行。

    在操作S520中,选择与SSL计数相对应的串选择线,并且从存储在字
    线地址锁存器177中的地址中选择第一字线。例如,将SSL计数转换成串选
    择线地址??梢匝≡裼胨坏拇≡裣叩刂废喽杂Φ拇≡裣?。例如,可
    以选择与存储在字线地址锁存器177中的地址相对应的一些字线当中的第一
    字线。

    在操作S525,擦除被选存储块。例如,控制逻辑170b控制地址译码器
    120、读写单元130和电压生成单元160以擦除被选存储块BLKb。

    在操作S530,基于被选串选择线和被选字线,执行擦除验证。例如,控
    制逻辑170c控制地址译码器120、读写单元130和电压生成单元160对对应
    于被选串选择线的字线当中的被选字线所对应的多个存储单元MC执行擦除
    验证。

    在操作S535,确定擦除验证结果是否是通过。如果确定被选字线为擦除
    通过,则执行操作S540。例如,控制逻辑170b根据通过/失败检查单元140
    的输出信号是通过信号还是失败信号来确定擦除通过还是擦除失败。

    在操作S540,确定被选字线是否是最后的字线。例如,确定被选字线是
    否是与存储在字线地址锁存器177中的地址相对应的那些字线当中的最后的
    字线。如果被选字线不是最后的字线,则执行操作S545。在操作S545,从存
    储在字线地址锁存器177中的地址中选择下一个字线。之后,在操作S530对
    被选字线执行擦除验证。如果被选字线是最后的字线,则执行操作S570。

    在操作S535,如果确定被选字线为擦除失败,则执行操作S550。在操作
    S540,确定擦除计数是否达到最大值。如果擦除计数未达到最大值,则在操
    作S555增大所述擦除计数。随后,在操作S560调整擦除电压Vers。例如,
    可以增加擦除电压Vers的电平。之后,从擦除失败的字线起再次执行擦除(操
    作S525)和擦除验证(操作S530和操作S535)。

    在操作S550,当擦除计数达到最大值时,生成错误报告。例如,控制逻
    辑170b可以生成表示在擦除操作期间产生错误的错误报告。生成的错误报告
    可以被提供给非易失性存储器件100b的主机。

    在操作S570,确定SSL计数是否达到最大值。例如,SSL计数的最大值
    可以对应于被选存储块BLKb的最后的串选择线SSL3。

    如果SSL计数未达到最大值,则在操作S575增大SSL计数,选择与增
    大的SSL计数相对应的串选择线,并从存储在字线地址锁存器177中的地址
    中选择第一字线。举例来说,增大的SSL计数被转换为串选择线地址。选择
    与所转换的串选择线地址相对应的串选择线。举例来说,选择与存储在字线
    地址锁存器177中的地址相对应的字线当中的第一字线。之后,在操作S530
    和S535,再次执行擦除验证。当SSL计数达到最大值时,终止擦除操作。

    在操作S525到S560,在被选存储块BLKb的NAND串NS当中的与被
    选串选择线(例如,与SSL计数相对应的串选择线)相对应的NAND串中,
    从擦除和擦除失败的字线重复擦除验证。在实施例中,在与从熔丝单元180
    接收的地址相对应的一些字线中执行擦除验证。如果被选串选择线中的字线
    擦除通过,则在操作S575选择下一个串选择线。

    也就是说,在每个字线的基础上对被选存储块BLKb进行擦除验证,并
    且从擦除失败的字线起继续进行擦除验证。在被选存储块BLKb的一些字线
    中执行擦除验证。

    图23是示出在图13的非易失性存储器件100c的擦除操作期间的电压条
    件的表。参照图13、图21和图23,串选择线SSL1到SSL3可以浮置,或者
    可以由第三串选择线电压Vssl3驱动。第二字线擦除电压Vwe2被施加到字线
    WL1到WL7。地选择线GSL可以浮置或者可以由第三地选择线电压Vgsl3
    驱动。公共源极线CSL可以浮置。第二擦除电压Vers2被施加到衬底111。

    图24是示出根据图23的电压条件的电压变化的时序图。图25是向其施
    加根据图23和图24的电压的存储块BLKb的一个NAND串NS的截面图。
    图25的截面图可以对应于存储块BLKb的等效电路BLKb_1中示出的第一
    行、第三列的NAND串NS13。

    参照图23到图25,第一时间t1,第二擦除电压Vers2被施加到衬底111。
    在实施例中,第二擦除电压Vers2可以是高电压。

    衬底111可以用与用作第二方向的主体的沟道层114相同的类型来掺杂。
    因此,第二擦除电压Vers2被施加到NAND串NS的沟道层114。

    第一导电材料211受到来自沟道层113的耦合的影响。如果地选择线GSL
    浮置,随着沟道层114的电压增加到第二擦除电压Vers2时,用作地选择线
    GSL第一导电材料211的电压也增加。在实施例中,地选择线GSL的电压可
    以增加到第四电压V4。

    用作第二方向的主体的沟道层114的电压是第二擦除电压Vers2,并且用
    作地选择晶体管GST的栅极(或控制栅极)的第一导电材料211的电压是第五
    电压V5。第二擦除电压Vers2与第五电压V5之间的差可以不足以导致
    Fowler-Nordheim隧穿。因此,地选择晶体管GST被禁止擦除。

    为了方便描述,第四电压V4和第三地选择线电压Vgsl3被描述为具有相
    同的电平。然而,第四电压V4和第三地选择线电压Vgsl3可以是不同的。

    具有相应的第二到第八高度的第一导电材料221到282分别用作第一字
    线WL1到第七字线WL7,并且用作第一存储单元MC1到第七存储单元MC7
    的栅极(或控制栅极)。在第一时间t1,第二字线擦除电压Vwe2被施加到字
    线WL1到WL7。例如,第二字线擦除电压Vwe2可以是低电压。例如,第
    二字线擦除电压Vwe2可以是地电压Vss。

    用作第二方向的主体的沟道层114的电压是第二擦除电压Vers2,并且用
    作第一存储单元MC1到第七存储单元MC7的栅极(或控制栅极)的第一导
    电材料221到241的电压是第二字线擦除电压Vwe2。第二擦除电压Vers2与
    第二字线擦除电压Vwe2之间的差导致Fowler-Nordheim。例如,第二擦除电
    压Vers2与第二字线擦除电压Vwe2被设置为导致Fowler-Nordheim。因此,
    存储块BLKb的第一存储单元MC1到第七存储单元MC7可以被擦除。

    具有第九高度的第一导电材料291用作串选择线SSL,并且用作串选择
    晶体管SST的栅极(或控制栅极)。在第一时间t1,串选择线SSL可以浮置,
    并且可以被第三串选择线电压Vssl3驱动。

    第一导电材料291受到来自沟道层114的耦合的影响。如果串选择线SSL
    浮置,当沟道层114的电压增加到第二擦除电压Vers2时,用作串选择线SSL
    第一导电材料291的电压也随之增加。串选择线SSL的电压可以增加到第五
    电压V5。

    用作第二方向的主体的沟道层114的电压是第二擦除电压Vers2,并且用
    作串选择晶体管SST的栅极(或控制栅极)的第一导电材料291的电压是第
    五电压Vssl1。第二擦除电压Vers2与第五电压V5之间的差可以不足以导致
    Fowler-Nordheim隧穿。因此,串选择晶体管SST被禁止擦除。

    如果串选择线SSL被第三串选择线电压Vssl3驱动,则第三串选择线电
    压Vssl3被设置为不会由于与第二擦除电压Vers2的差而导致
    Fowler-Nordheim隧穿。因此,串选择晶体管SST被禁止擦除。

    为了方便描述,第五电压V5与第三串选择线电压Vssl3被图示为具有相
    同的电平。然而,第五电压V5与第三串选择线Vssl3可以是不同的。

    用作公共源极线CSL的掺杂区311与衬底111形成PN结。因此,当第
    二擦除电压Vers2被施加到衬底111时,用作公共源极线CSL的掺杂区311
    的电压也可以增加。例如,公共源极线CSL的电压可以增加到第六电压V6。

    图26是示出在图13的非易失性存储器件100c的擦除验证操作期间的电
    压条件的表。参照图13、图21和图26,第二位线电压Vbl2被施加到位线
    BL1到BL3。例如,第二位线电压Vbl2可以是电源电压Vcc。

    第四串选择线电压Vssl4被施加到被选串选择线。例如,第四串选择线
    电压Vssl4是用于导通被选串选择晶体管的电压。例如,第四串选择线电压
    Vssl4可以是电源电压Vcc。

    第五串选择线电压Vssl5被施加到未选串选择线。例如,第五串选择线
    电压Vssl5是用于使未选串选择晶体管截止的电压。例如,第五串选择线电
    压Vssl5可以是地电压Vss。

    第二擦除验证电压Vvfy2被施加到被选字线。例如,第二擦除验证电压
    Vvfy2可以被设置为擦除状态中存储单元所需的阈值电压的上限。例如,第
    二擦除验证电压Vvfy2可以是地电压Vss。

    第二未选字线电压Vuwl2被施加到未选字线。例如,第二未选字线电压
    Vuwl2可以是不管存储单元MC的逻辑状态为何均导通存储单元MC的电压。
    例如,第二未选字线电压Vuwl2可以是在读操作期间施加到未选字线的未选
    读电压Vread或在编程操作期间施加到未选字线的通过电压Vpass。

    第四地选择线电压Vgsl4被施加到地选择线GSL。例如,第四地选择线
    电压Vgsl4可以是用于导通地选择晶体管GST的电压。例如,第四地选择线
    电压Vgsl4可以是电源电压Vcc。

    第二公共源极线电压Vcsl2被施加到公共源极线CSL。例如,第二公共
    源极线电压Vcsl2可以是地电压Vss。

    图27是示出根据图26的电压条件的电压变化的时序图。图28是向其施
    加根据图26和图27的电压的存储块BLKb的一个NAND串NS的截面图。

    图28的截面图可以对应于存储块BLKb_1的第一行、第三列的NAND串
    NS13。

    参照图13、图26和图28,在第一时间t1执行预充电。第二位线电压
    Vbl2被施加到位线BL1到BL3。也就是说,第二位线电压Vbl2被预充电到
    用作第三位线BL3的第二导电材料333。随后,第一位线BL1到第三位线
    BL3可以浮置。

    在第二时间t2,执行显影。第四串选择线电压Vssl4被施加到被选串选
    择线(例如,SSL1)。也就是说,与被选串选择线SSL1相对应的串选择晶体
    管SST1被导通。因此,第一行的NAND串NS11到NS13电连接到位线BL1
    到BL3。

    第五串选择线电压Vssl5被施加到未选串选择线(例如,SSL2和SSL3)。
    也就是说,与未选串选择线SSL2和SSL3相对应的串选择晶体管SST2和
    SST3可以被截止。因此,第二行和第三行的NAND串NS21到NS23和NS31
    到NS33与位线BL1到BL3电分离。

    第二未选字线电压Vuwl2被施加到未选字线(例如,WL1、WL2、以及
    WL4到WL7)。也就是说,连接到未选字线WL1、WL2、以及WL4到WL7
    的存储单元MC1、MC2和MC4到MC7被导通。

    第二擦除验证电压Vvfy2被施加到被选字线(例如,WL3)。在第一行的
    NAND串NS11到NS13中,连接到被选字线WL3的存储单元MC3当中阈
    值电压高于第二擦除验证电压Vvfy2的存储单元可以被截止。在第一行的
    NAND串NS11到NS13中,连接到被选字线WL3的存储单元MC3当中阈
    值电压低于第二擦除验证电压Vvfy2的存储单元可以被导通。

    第四地选择线电压Vgsl4被施加到地选择线GSL。因此,地选择晶体管
    GST被导通,并且NAND串NS11到NS13、NS21到NS23和NS31到NS33
    电连接到公共源极线CSL。

    在第一行的NAND串NS11到NS13中,当连接到被选字线WL3的存储
    单元MC之一导通时,在相应位线BL与公共源极线CSL之间形成沟道。因
    此,电流从相应位线BL流向公共源极线,并且相应位线BL的电压从第二位
    线电压Vbl2减小。

    在第一行的NAND串NS11到NS13中,如果连接到被选字线WL3的存
    储单元MC3之一关断,则在相应位线BL与公共源极线CSL之间不形成沟道。
    因此,没有电流从相应位线BL流向公共源极线CSL,并且相应位线BL的电
    压保持在第二位线电压Vbl2。

    在第三时间t3执行数据锁存。例如,根据位线BL1到BL3的电压,可
    以确定擦除通过和擦除失败。

    例如,当第一位线BL1到第三位线BL3的电压低于第二位线电压Vbl2
    时,即,当被选第一行的NAND串NS11到NS13中的连接到被选字线WL3
    的存储单元MC3的阈值电压低于第二擦除验证电压Vvfy2时,确定为擦除通
    过。

    当第一位线BL1到第三位线BL3的至少一个电压是第二位线电压Vbl2,
    即,被选第一行的NAND串NS11到NS13中的至少一个连接到被选字线WL3
    的存储单元MC3的阈值电压高于第二擦除验证电压Vvfy2时,确定为擦除失
    败。

    在实施例中,根据非易失性存储器件100b的主机或非易失性存储器件
    100b的纠错能力,被选字线的擦除通过和擦除失败的确定标准可以改变。例
    如,如果非易失性存储器件100b的主机或非易失性存储器件100b的纠错能
    力提高,则即使施加到位线BL的至少一个电压保持在第二位线电压Vbl2,
    被选字线也可以被确定为擦除通过。

    图29是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_2。参照图15、图16和图29,存储块BLKb_2沿第二方向被分成多个
    子块。在子块之间提供伪存储单元DMC和连接到伪存储单元DMC的伪字线。

    具有第二到第四高度的第一导线221到241、222到242以及223到243
    形成第一存储单元MC1到第三存储单元MC3以构成第一子块。具有第五高
    度的第一导线251、252和253形成伪存储单元DMC。具有第六到第八高度
    的第一导线261到281、262到282以及263到283形成第四到第六存储单元
    MC4到MC6以构成第二子块。

    以子块为单位擦除存储块BLKb-2。也就是说,每个子块被独立地擦除。

    以子块为单位擦除存储块BLKb_2。除了存储块以子块为单位擦除之外,
    如参照图14和22所描述的那样对存储块BLKb_2进行擦除和擦除验证。例
    如,在擦除存储块BLKb_2的子块的存储单元MC之后,以字线为单位对擦
    除的存储单元MC进行擦除验证。如果出现擦除失败,则擦除被选子块,并
    且擦除验证从擦除失败的字线继续。被选择的子块的擦除和擦除验证按照
    NAND串的行顺序地执行。

    存储块BLK_2被分成两个子块。然而,子块的数量不局限于此。在存储
    块BLKb_2的子块之间提供一个伪字线DWL。然而,子块之间的伪字线DWL
    的数量不局限于此。

    图30是示出根据本发明构思的实施例的在擦除操作期间施加到图15的
    存储块BLK的电路图BLKb_2的电压条件的表。参照图29和图30,在擦除
    操作期间,串选择线SSL1到SSL3可以浮置或者可以由第三串选择线电压
    Vssl3驱动。

    未选子块的字线WL可以浮置或者可以由第三未选字线电压Vuwl3驱
    动。第二字线擦除电压Vwe2被施加到被选择的子块的字线WL。例如,第二
    字线擦除电压Vwe2可以是地电压Vss。第一伪字线电压Vdwl1被施加到伪
    字线DWL。地选择线GSL可以浮置或可以由第三地选择线电压Vgsl3驱动。
    公共源极线CSL可以浮置。而且,第二擦除电压Vers2被施加到衬底111。

    例如,选择第一子块。在擦除操作期间,第二字线擦除电压Vwe2可以
    被施加到第一子块的字线WL1到WL3。未被选择的第二子块的字线WL4到
    WL6可以浮置或可以由第三未选字线电压Vuwl3驱动。

    图31是示出根据图30的电压条件的电压变化的时序图。图32是向其施
    加根据图30和图31的电压的存储块BLKb的一个NAND串NS的截面图。
    图32的截面图可以对应于存储块BLKb_1中示出的第一行、第三列的NAND
    串NS13。在实施例中,第一子块被擦除,并且第二子块被禁止擦除。

    参照图30到图32,在第一时间t1第二擦除电压Vers2被施加到衬底111。
    第二擦除电压Vers2可以是高电压。第二擦除电压Vers2被传递到NAND串
    NS的沟道层114。

    地选择线GSL可以浮置或可以由第三地选择线电压Vgsl3驱动。如果地
    选择线GSL浮置,则地选择线GSL的电压增加到第四电压V4。因此,如参
    照图23到图25所描述的,地选择晶体管GST被禁止擦除。

    第二字线擦除电压Vwe2被施加到被选子块的字线WL1到WL3。也就
    是说,第二字线擦除电压Vwe2被施加到第一字线WL1到第三字线WL3。
    因此,如参照图23到图25所描述的,被选子块的存储单元MC1到MC3被
    擦除。

    未选子块的字线WL4到WL6可以浮置或者可以由第三未选字线电压
    Vuwl3驱动。未选子块的字线WL4到WL6受到来自沟道层114的耦合的影
    响。如果未选子块的字线WL4到WL6浮置,则随着沟道层114的电压增加
    到第二擦除电压Vers2,未选子块的字线WL4到WL6的电压也随之增加。例
    如,未选子块的字线WL4到WL6的电压增加到第七电压V7。第二擦除电压
    Vers2与第七电压V7之间的差可以不足以造成Fowler-Nordheim隧穿。因此,
    未选子块的存储单元MC4到MC6被禁止擦除。

    串选择线SSL可以浮置或可以由第三串选择线电压Vssl3驱动。如果串
    选择线SSL浮置,则串选择线SSL的电压增加到第五电压V5。因此,如参
    照图23到图25所描述的,串选择晶体管SST被禁止擦除。

    具有第五高度的第一导电材料251用作伪字线DWL,并且用作伪存储单
    元DMC的栅极(或控制栅极)。第一伪字线电压Vdwl1被施加到伪字线DWL。
    第一伪字线电压Vdwl1的电平能够被设置为不会因沟道层114与伪存储单元
    DMC的栅极(或控制栅极)之间的电压差而造成Fowler-Nordheim隧穿。也
    就是说,伪存储单元DMC被禁止擦除。

    第一伪字线电压Vdwl1具有在第二字线擦除电压Vwe2和第二擦除电压
    Vers2之间的电平。例如,第一伪字线电压Vdwl1具有第二字线擦除电压Vwe2
    和第七电压V7之间的电平。伪存储单元DMC、伪字线DWL和第一伪字线
    电压Vdwl1可以减少子块之间的耦合。

    在擦除操作期间伪字线DWL可以浮置。伪字线DWL的电压可以由于沟
    道层114的电压上升通过耦合而增加。因此,如果伪字线DWL浮置,则伪
    存储单元DMC可以被禁止擦除。

    图33是示出根据本发明构思的实施例的在擦除验证期间施加到图15的
    存储块BLKb的电路图BLKb_2的电压条件的表。参照图15、图29和图33,
    第二位线电压Vbl2被施加到位线BL1到BL3。例如,第二位线电压Vbl2可
    以是电源电压Vcc。

    第四串选择线电压Vssl4被施加到串选择线SSL1到SSL3中被选择的串
    选择线。第四串选择线电压Vssl4是用于导通被选串选择晶体管的电压。例
    如,第四串选择线电压Vssl4可以是电源电压Vcc。

    第五串选择线电压Vssl5被施加到串选择线SSL1到SSL3中未被选择的
    串选择线。第五串选择线电压Vssl5是用于截止被选串选择晶体管的电压。
    例如,第五串选择线电压Vssl5可以是地电压Vss。

    第二擦除验证电压Vvfy2被施加到被选子块的被选字线(例如,WL3)。
    例如,第二擦除验证电压Vvfy2被设置为在擦除状态中存储单元所需的阈值
    电压的上限。例如,第二擦除验证电压Vvfy2可以是地电压Vss。

    第二未选字线电压Vuwl2被施加到被选子块的未选字线(例如,WL1和
    WL2)。也就是说,连接到被选子块的未选字线WL1和WL2的存储单元MC1
    和MC2被导通。

    第二未选字线电压Vuwl2被施加到伪字线DWL。也就是说,伪存储单元
    DMC被导通。

    第二未选字线电压Vuwl2被施加到未选子块的字线WL4到WL6。例如,
    第二未选字线电压Vuwl2可以是不管存储单元MC的逻辑状态为何均导通存
    储单元MC的电压。例如,第二未选字线电压Vuwl2可以是在读操作期间施
    加到未选字线的未选读电压Vread或在编程操作期间施加到未选字线的通过
    电压Vpass。也就是说,未选子块的存储单元MC4到MC6可以被导通。

    图34是示出根据图33的电压条件的电压变化的时序图。图35是向其施
    加根据图33和图34的电压的存储块BLKb的一个NAND串NS的截面图。
    图35的截面图可以对应于存储块BLKb_2中的第一行、第三列的NAND串
    NS13。

    参照图33到图35,在第一时间t1执行预充电。第二位线电压Vbl2被施
    加到位线BL1到BL3。也就是说,第二位线电压Vbl2被预充电到用作第三
    位线BL3的第二导电材料333。稍后,第一位线BL1到第三位线BL3可以浮
    置。

    在第二时间t2执行显影。第四串选择线电压Vssl4被施加到被选串选择
    线(例如,SSL1)。也就是说,与被选串选择线SSL1相对应的串选择晶体管
    SSTZ1被导通。因此,第一行的NAND串NS11到NS13可以电连接到位线
    BL1到BL3。

    第五串选择线电压Vssl5被施加到未选串选择线(例如,SSL2和SSL3)。
    也就是说,与未选串选择线SSL2和SSL3相对应的串选择晶体管SST2和
    SST3被截止。因此,第二行和第三行的NAND串NS21到NS23和NS31到
    NS33从位线BL1到BL3电分离。

    第四地选择线电压Vgsl4被施加到地选择线GSL。因此,地选择晶体管
    GST被导通,并且NAND串NS11到NS13、NS21到NS23和NS31到NS33
    电连接到公共源极线CSL。

    第二未选字线电压Vuwl2被施加到未选子块的字线WL4到WL6。也就
    是说,未选子块的存储单元MC4到MC6可以被导通。

    第二未选字线电压Vuwl2被施加到被选子块的未选字线WL1和WL2。
    也就是说,连接到被选子块的未选字线WL1和WL2的存储单元MC1和MC2
    被导通。

    第二擦除验证电压Vvfy2被施加到被选子块的被选字线WL3。也就是说,
    连接到被选子块的被选字线WL3的存储单元MC可以根据阈值电压被导通或
    截止。

    在被选行的NAND串NS11到NS13中,如果连接到被选字线WL3的存
    储单元MC3之一被导通,则在相应位线BL与公共源极线CSL之间形成沟道。
    因此,电流从相应位线BL流向公共源极线CSL,并且相应位线BL的电压从
    第二位线电压Vbl2降低。

    在被选行的NAND串NS11到NS13中,如果连接到被选字线WL3的存
    储单元MC3之一截止,则在相应位线BL与公共源极线CSL之间不形成沟道。
    因此,没有电流从相应位线BL流向公共源极线CSL,并且相应位线BL的电
    压保持在第二位线电压Vbl2。

    在第三时间t3执行数据锁存。例如,根据位线BL1到BL3的电压,可
    以确定擦除通过和擦除失败。

    例如,如果第一位线BL1到第三位线BL3的电压低于第二位线电压Vbl2,
    也就是说,如果被选第一行的NAND串NS11到NS13中的连接到被选字线
    WL3的存储单元MC3的阈值电压低于第二擦除验证电压Vvfy2,则确定为擦
    除通过。

    当施加到第一位线BL1到第三位线BL3的至少一个电压是第二位线电压
    Vbl2,也就是说,施加到被选第一行的NAND串NS11到NS13中连接到被
    选字线WL3的存储单元MC3的至少一个阈值电压高于第二擦除验证电压
    Vvfy2时,确定为擦除失败。

    根据非易失性存储器件100c或非易失性存储器件100c的主机的纠错能
    力,关于被选字线的擦除通过和擦除失败的确定标准可以改变。例如,如果
    非易失性存储器件100c或非易失性存储器件100c的主机的纠错能力提高,
    则即使至少一个位线BL的电压保持在第二位线电压Vbl2,也可以确定被选
    字线为擦除通过。

    图36是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_3。参照图15和图36,同一行的NAND串NS共用地选择线GSL1、
    GSL2或GSL13。不同行的NAND串NS分别连接到不同的地选择线GSL1、
    GSL2和GSL3。

    具有相同高度的存储单元MC共用字线。具有不同高度的存储单元MC
    分别连接到不同的字线。也就是说,第一存储单元MC1到第七存储单元MC7
    分别连接到第一到第七字线。

    同一行的NAND串NS共用串选择线SSL。不同行的NAND串NS分别
    连接到不同的选择线SSL1、SSL2和SSL3。

    除了提供多个地选择线GSL1到GSL3之外,如上面参照图14和图22
    所描述的那样对存储块BLKb_3进行擦除和擦除验证。例如,在擦除被选存
    储块BLKb的存储单元MC1到MC7之后,在每字线的基础上对被选存储块
    进行擦除验证。如果出现擦除失败,则再次擦除被选存储块BLKb,并且擦
    除验证从擦除失败的字线继续。按照被选存储块BLKb的行顺序地执行擦除
    和擦除验证。

    除了提供多个地选择线GSL1到GSL3之外,如上面参照图23和图25
    所描述的那样对存储块BLKb_3进行擦除和擦除验证。例如,串选择线SSL1
    到SSL3可以浮置或可以由第三地选择线电压Vgsl3驱动。地选择线GSL1到
    GSL3可以浮置或可以由第三地选择线电压Vgsl3驱动。第二字线擦除电压
    Vwe2被施加到字线WL1到WL7,并且第二擦除电压Vers2被施加到衬底111。

    图37是示出在擦除验证期间施加到图15的存储块BLKb的等效电路
    BLK_3的电压条件的表。除了第四地选择线电压Vgsl4被施加到地选择线
    GSL1到GSL4当中的被选地选择线并且第五地选择线电压Vgsl5被施加到未
    选地选择线之外,在擦除验证期间的电压条件与图26的电压条件相同。

    第四地选择线电压Vgsl4是用于导通地选择晶体管GST的电压。例如,
    第四地选择线电压Vgsl4是电源电压Vcc。

    第五地选择线电压Vgsl5是用于截止地选择晶体管GST的电压。例如,
    第五地选择线电压Vgsl5是地电压Vss。

    图38是示出根据图37的电压条件的电压变化的时序图。与参照图27描
    述的时序图相比,当在第二时间t2显影期间,第四地选择线电压Vgsl4被施
    加到未选地选择线,并且第五地选择线电压Vgsl5被施加到未选地选择线。
    也就是说,与被选地选择线相对应的NAND串NS的行电连接到公共源极线
    CSL,并且与未选地选择线相对应的NAND串NS的行从公共源极线CSL电
    分离。

    图39是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_4。与图21的等效电路BLKb_1相比,在存储块BLKb_4的每个NAND
    串NS附加地提供横向晶体管STR。

    在每个NAND串NS中,横向晶体管LTR连接在地选择晶体管GST和
    公共源极线CSL之间。横向晶体管LTR的栅极(或控制栅极)以及地选择晶
    体管GST的栅极(或控制栅极)连接到地选择线GSL。

    如参照图15到图20所描述的,具有第一高度的第一导电材料211、212
    和213分别对应于第一地选择线GSL1到第三地选择线GSL1。

    当特定电压被施加到具有第一高度的第一导电材料211、212和213时,
    在邻近第一导电材料211、212和213的沟道层114的区域中形成沟道。也就
    是说,在地选择晶体管GST中形成沟道。另外,特定电压被施加到第一导电
    材料211、212和213,在邻近第一导电材料211、212和213的衬底111的区
    域中形成沟道。例如,在第二掺杂区312与第三掺杂区313之间提供NAND
    串NS21到NS23的情况下,在第二掺杂区312与第三掺杂区313之间可以形
    成沟道。

    如参照图15到图20所描述的,第一掺杂区311到第四掺杂区314公共
    连接以形成公共源极线CSL。公共源极线CSL和存储单元MC1到MC7的沟
    道通过由地选择线GSL的电压在衬底111中产生的沟道(例如,水平沟道)
    以及在沟道层114中产生的沟道(例如,垂直沟道)电连接。

    也就是说,在公共源极线CSL与第一存储单元MC1之间提供由地选择
    线GSL驱动的与衬底垂直和平行的晶体管。垂直于衬底的晶体管可以被认为
    是地选择晶体管GST,并且平行于衬底的晶体管可以被认为是横向晶体管
    LTR。

    图40是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_5。与图21的等效电路BLKb_1相比,在每个NAND串NS中在存储
    单元MC1到MC6与公共源极线CSL之间提供两个地选择晶体管GSTa和
    GSTb。

    具有第一高度的第一导线211、212和213形成地选择晶体管GSTa,并
    且具有第二高度的第一导线221、222和223形成b地选择晶体管GSTb。

    在同一行的NAND串中,地选择晶体管GSTa和GSTb共用一个地选择
    线GSL。在不同行的NAND串中,地选择晶体管GSTa和GSTb共用一个地
    选择线GSL。也就是说,地选择晶体管GSTa和GSTb共同连接到一个地选
    择线GSL。

    每个NAND串NS提供两个地选择晶体管GSTa和GSTb。也就是说,第
    一导电材料211到291、212到292以及213到293当中的两层(例如,第一
    高度和第二高度)第一导电材料形成地选择晶体管GSTa和GSTb。然而,提
    供给每个NAND串NS的地选择晶体管的数量不局限于此。例如,可以在每
    个NAND串NS中提供三个以上的地选择晶体管。

    图41是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_6。与图40的等效电路BLKb_5相比,在每个NAND串NS中,在存
    储单元MCa到MC5与位线BL之间提供两个串选择晶体管SSTa和SSTb。

    具有第八高度的第一导线281、282和283形成串选择晶体管SSTa,并
    且具有第九高度的第一导线291、292和293形成b串选择晶体管SSTb。

    在同一行的NAND串中,具有相同高度的串选择晶体管SSTa和SSTb
    共用一个串选择线SSL。具有不同高度的串选择晶体管SSTa和SSTb分别连
    接到不同的串选择线。

    在第一行的NAND串NS11到NS13中,串选择晶体管SSTa共用1a串
    选择线SSL1a。b串选择晶体管SSTb共用1b串选择线SSL1b。

    在第二行的NAND串NS21到NS23中,串选择晶体管SSTa共用2a串
    选择线SSL2a。b串选择晶体管SSTb共用2b串选择线SSL2b。

    在第三行的NAND串NS31到NS33中,串选择晶体管SSTa共用3a串
    选择线SSL3a。b串选择晶体管SSTb共用3b串选择线SSL3b。

    每个NAND串NS提供两个串选择晶体管SSTa和SSTb。也就是说,第
    一导电材料211到291、212到292以及213到293当中的两层(例如,第八
    高度和第九高度)第一导电材料形成串选择晶体管SSTa和SSTb。然而,提
    供给每个NAND串NS的串选择晶体管的数量不局限于此。例如,可以在每
    个NAND串NS中提供三个以上的串选择晶体管。

    图42是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_7。与图41的等效电路BLKb_6相比,同一行的NAND串NS的串选
    择晶体管SSTa和SSTb共用串选择线SSL。

    如参照图41所描述的,不限制在每个NAND串NS中提供的串选择晶体
    管的数量。

    图43是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_8。与图21的等效电路BLKb_1相比,在每个NAND串中,在串选择
    晶体管SST与存储单元MC1到MC6之间提供伪存储单元DMC。

    具有第八高度的第一导线281、282和283形成伪存储单元DMC。伪存
    储单元DMC共同连接到伪字线DWL。在串选择线SSL1到SSL3与字线WL1
    到WL6之间提供伪字线DWL。

    在每个NAND串NS中,在存储单元MC1到MC6与串选择晶体管SST
    之间提供一个伪存储单元DMC。然而,在每个NAND串NS中,在存储单元
    MC1到MC6与串选择晶体管SST之间提供的伪存储单元DMC的数量不受
    限制。例如,在每个NAND串NS中,可以在存储单元MC1到MC6与串选
    择晶体管SST之间提供两个或更多个伪存储单元。

    图44是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_9。与图21的等效电路BLK_1相比,在每个NAND串中,在地选择
    晶体管GST与存储单元MC1到MC6之间提供伪存储单元DMC。

    具有第二高度的第一导线221、222和223形成伪存储单元DMC。伪存
    储单元DMC共同连接到伪字线DWL。也就是说,在地选择线GSL与字线
    WL1到WL6之间提供伪字线DWL。

    在每个NAND串NS中,在存储单元MC1到MC6与串选择晶体管SST
    之间提供一个伪存储单元DMC。然而,在每个NAND串NS中,在存储单元
    MC1到MC6与地选择晶体管GST之间提供的伪存储单元DMC的数量不受
    限制。例如,在每个NAND串NS中,可以在存储单元MC1到MC6与地选
    择晶体管GST之间提供两个或更多个伪存储单元。

    图45是根据本发明构思的实施例的图15的存储块BLKb的电路图
    BLKb_10。与图21的等效电路BLKb_1相比,在每个NAND串中,在地选
    择晶体管GST与存储单元MC1到MC5之间提供第一伪存储单元DMC1。

    具有第二高度的第一导线221、222和223形成第一伪存储单元DMC1。
    第一伪存储单元DMC1共同连接到第一伪字线DWL1。也就是说,在地选择
    线GSL与字线WL1到WL5之间提供第一伪字线DWL1。

    在每个NAND串NS中,在串选择晶体管SST与存储单元MC1到MC5
    之间提供第二伪存储单元DMC2。

    具有第八高度的第一导线281、282和283形成第二伪存储单元DMC2。
    第二伪存储单元DMC2共同连接到第二伪字线DWL2。也就是说,在串选择
    线SSL1到SSL3与字线WL1到WL5之间提供第一伪字线DWL1。

    在每个NAND串NS中,每个伪存储单元DMC被提供在存储单元MC1
    到MC5与地选择晶体管GST之间以及存储单元MC1到MC5与串选择晶体
    管SST之间。然而,在每个NAND串NS中在存储单元MC1到MC5与地选
    择晶体管GST之间提供的伪存储单元DMC的数量不受限制。在每个NAND
    串NS中,在存储单元MC1到MC5与串选择晶体管SST之间提供的伪存储
    单元DMC的数量不受限制。

    例如,在每个NAND串NS中,可以在存储单元MC1到MC5与地选择
    晶体管GST之间提供两个或更多个伪存储单元。在每个NAND串NS中,可
    以在存储单元MC1到MC5与串选择晶体管SST之间提供两个或更多个伪存
    储单元。

    在根据存储块BLKb的第一到第十实施例的等效电路中,存储块BLKb
    被擦除,然后在每字线的基础上进行擦除验证。如果出现擦除失败,则再次
    擦除存储块BLKb,然后擦除验证从擦除失败的字线继续。对NAND串NS
    的每一行执行擦除和擦除验证。

    根据存储块BLKb的第一到第十实施例的至少两个等效电路可以进行组
    合。

    图46是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图47是沿图46的III-III’线截取
    的截面图。

    与参照图15和图16描述的存储块BLKb相比,存储块BLKc的一个柱
    包括第一子柱113a和第二子柱113b。除了存储块BLKb的柱113被替换为第
    一子柱113a和第二子柱113b之外,存储块BLKc具有与存储块BLKb相同
    的结构。

    参照图46和图49,在衬底111上提供第一子柱113a。举例来说,第一
    子柱113a的沟道层114a包括P型硅材料。第一子柱113a的沟道层114a用作
    第二方向的主体。第一子柱113b的内部材料115a包括内部材料115b。

    第一子柱113a的沟道层114a连接到第二子柱113b的沟道层114b。例如,
    如图32和图33中所示,第一子柱113a的沟道层114a通过硅垫SIP连接到
    第二子柱113b的沟道层114b。

    具有与硅垫SIP相对应的高度(即,第五高度)的第一导电材料251、252
    和253可以形成伪字线DWL和伪存储单元DMC。例如,如果存储块BLKb
    沿第二方向被分成多个子块,则其可以基于与硅垫SIP相对应的高度被分成
    子块。

    存储块BLKc的等效电路可以对应于参照图21、图29和图36描述的等
    效电路BLKb_1、BLKb_2和BLKb_3之一。存储块BLKc的等效电路可以对
    应于参照图39到图45描述的等效电路BLKb_4到BLKb_10之一。

    图48是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    的存储块BLK1到BLKz之一的透视图。图48的沿线II-II’截取的截面图
    与图16的截面图相同。

    与参照图15和图16描述的存储块BLKb相比,在存储块BLKd中以方
    柱来提供柱113’。另外,在沿第一方向间隔特定距离的柱113’之间提供绝
    缘材料101。举例来说,绝缘材料101沿第二方向延伸以接触衬底111。

    参照图15描述的第一导电材料211到291、212到292和213到293在
    具有绝缘材料101的区域中被分成第一部分211a到291a、212a到292a和213a
    到293a以及第二部分211b到291b、212b到292b和213b到293b。

    在第一掺杂区311和第二掺杂区312上的区域中,每个柱113’形成第一
    导电材料的第一部分211a到291a、绝缘层116和一个NAND串NS,以及第
    一导电材料的第二部分211b到291b、绝缘层116和另一个NAND串NS。

    在第二掺杂区312和第三掺杂区313上的区域中,每个柱113’形成第
    一导电材料的第一部分212a到292a、绝缘层116和一个NAND串NS,以及
    第一导电材料的第二部分212b到292b、绝缘层116和另一个NAND串NS。

    在第三掺杂区313和第四掺杂区314上的区域中,每个柱113’形成第
    一导电材料的第一部分213a到293a、绝缘层116和一个NAND串NS,以及
    第一导电材料的第二部分213b到293b、绝缘层116和另一个NAND串NS。

    也就是说,通过使用绝缘材料101分离在每个柱113’的两侧提供的第
    一导电材料的第一部分211a到291a和第二部分211b到291b,可以使每个柱
    113’形成两个NAND串NS。

    如参照图15到图16所描述的,第一导电材料的第一部分211a到291a
    以及第二部分211b到291b、212b到292b和213b到293b可以对应于地选择
    线GSL、字线WL和串选择线SST。具有相同高度的字线WL可以公共连接。

    除了NAND串NS中的行的数量之外,存储块BLKd的等效电路可以对
    应于参照图21、图29和图36描述的等效电路BLKb_1、BLKb_2和BLKb_3
    之一。例如,存储块BLKd的等效电路的NAND串NS中行的数量可以是参
    照图21、图29和图36描述的等效电路BLKb_1、BLKb_2和BLKb_3的NAND
    串NS中行的数量的两倍。

    除了NAND串NS中的行的数量之外,存储块BLKd的等效电路可以对
    应于参照图39到图45描述的等效电路BLKb_4到BLKb_10之一。例如,存
    储块BLKd的等效电路的NAND串NS中行的数量可以是参照图39到图45
    描述的等效电路BLKb_4到BLKb_10的NAND串NS中行的数量的两倍。

    图49是示出根据本发明构思的实施例的图13的非易失性存储器件100c
    中的存储块BLK1到BLKz之一的透视图。沿图49的线III-III’截取的截面
    图与图47的相同。除了存储块BLKe的一个柱包括第一子柱113a和第二子
    柱113b之外,存储块BLKe与参照图48描述的存储块BLKd相同。

    如参照图46和图47描述的,存储块BLKe中的一个柱113’包括第一子
    柱113a和第二子柱113b。除了第一子柱113a和第二子柱113b具有方柱形状
    的结构之外,第一子柱113a和第二子柱113b具有与参照图46和图47描述
    的第一子柱113a和第二子柱113b相同的结构。

    如参照图48提到的,一个柱113’形成两个NAND串NS。第一导电材
    料的第一部分211a到291a以及第二部分211b到291b、212b到292b和213b
    到293b可以对应于地选择线GSL、字线WL和串选择线SST。具有相同高度
    的字线WL可以公共连接。

    除了NAND串NS中的行的数量之外,存储块BLKe的等效电路可以对
    应于参照图21、图29和图36描述的等效电路BLKb_1、BLKb_2和BLKb_3
    之一。例如,存储块BLKe的等效电路的NAND串NS中行的数量可以是参
    照图21、图29和图36描述的等效电路BLKb_1、BLKb_2和BLKb_3的NAND
    串NS中行的数量的两倍。

    除了NAND串NS中行的数量之外,存储块BLKe的等效电路可以对应
    于参照图39到图45描述的等效电路BLKb_4到BLKb_10之一。例如,存储
    块BLKe的等效电路的NAND串NS中行的数量可以是参照图39到图45描
    述的等效电路BLKb_4到BLKb_10的NAND串NS中行的数量的两倍。

    图50是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图51是沿图50的IV-IV’线截取
    的截面图。除了形成公共源极线CSL的N型掺杂区315以板形形状提供之外,
    存储块BLKf可以具有与参照图15和图16描述的存储块BLKa相同的结构。
    在实施例中,N型掺杂区315可以被提供为N型阱。

    存储块BLKf的等效电路可以对应于参照图21、图29和图36描述的等
    效电路BLKb_1、BLKb_2和BLKb_3之一。存储块BLKdc的等效电路可以
    对应于参照图39到图45描述的等效电路BLKb_4到BLKb_10之一。

    图52是示出根据本发明构思的实施例的在图50和图51的存储块BLKf
    的擦除操作期间的电压条件的表。图52的表可以示出当存储块BLKf的等效
    电路对应于参照图21描述的等效电路BLK_1时的电压条件。

    参照图21以及图50到图52,在擦除操作期间串选择线SSL1到SSL3
    浮置。在字线WL1到WL7浮置之后,它们被第三字线擦除电压Vwe3驱动。
    在地选择线GSL被地电压Vss驱动之后,它们浮置。公共源极线CSL浮置。
    然后,衬底111被预电压(pre?voltage)Vpr驱动,之后被第三擦除电压Vers3
    驱动。

    图53是示出根据图52的电压条件的图50和图51的存储块BLKf的电
    压变化的时序图。图54是向其施加根据图52和图53的电压的存储块BLKf
    中的一个NAND串NS的截面图。举例来说,示出了与存储块BLKf中的第
    一行、第三列的NAND串NS13相对应的截面图。

    参照图21以及图50到图54,在第一时间t1预电压Vpr被施加到衬底
    111。举例来说,衬底111包括P型硅材料,并且掺杂区315包括N型硅材料。
    由于衬底111和掺杂区315形成正向偏置条件,因此预电压Vpr通过衬底111
    被传递到掺杂区315。例如,预电压Vpr可以是高电压。

    地电压Vss被施加到地选择线GSL。地电压被施加到地选择晶体管GST
    的栅极(或控制栅极),并且预电压Vpr被施加到其源极。由于预电压Vpr
    是高电压,因此在地选择晶体管GST中出现热电子。例如,热电子在地选择
    晶体管GST中通过栅致漏极泄漏(GIDL)产生。产生的热电子被从掺杂区
    315传递到用作第二方向的主体的沟道层114。因此,沟道层114的电压增加。

    字线WL1到WL7浮置。因此,字线WL1到WL7的电压由于沟道层114
    的电压上升所导致的耦合而增加。

    串选择线SSL1到SSL3浮置。因此,串选择线SSL1到SSL3的电压由
    于沟道层114的电压上升所导致的耦合而增加。

    在时间t2,第三擦除电压Vers3被施加到衬底111。该第三擦除电压Vers3
    被传递到掺杂区315。例如,掺杂区315(即,公共源极线CSL)的电压增加
    到第十一电压V11。

    地选择线GSL浮置。因此,由于根据沟道层114的电压上升的耦合,地
    选择线GSL的电压增加。例如,地选择线GSL的电压增加到第十电压V10。

    由于第三擦除电压Vers3与第十电压V10之间的差,在地选择晶体管GST
    中出现热电子。例如,热电子可以由于地选择晶体管GST中的GIDL而出现。
    被将生成的热电子注入到沟道层114中,沟道层114的电压增加。

    字线WL1到WL7可以浮置。因此,字线WL1到WL7的电压由于沟道
    层114的电压上升所导致的耦合而增加。例如,字线WL1到WL7的电压增
    加到第九电压V9。

    串选择线SSL1到SSL3浮置。因此,串选择线SSL1到SSL3的电压由
    于沟道层114的电压上升所导致的耦合而增加。例如,串选择线SSL1到SSL3
    的电压增加到第八电压V8。

    在第三时间t3,第三字线擦除电压Vwe3被施加到字线WL1到WL7。
    例如,第三字线擦除电压Vwe3是低电压。例如,第三字线擦除电压Vwe3
    是地电压Vss。此时,沟道层114的电压是高电压。因此,在被选子块中的
    存储单元中出现Fowler-Nordheim隧穿。通过F-N隧穿,存储块BLKf的存储
    单元MC1到MC7被擦除。

    地选择线GSL的电压具有第十电压V10的电平。举例来说,第十电压
    V10可以是由于沟道114的电压上升导致的耦合而产生的电压。例如,第十
    电压V10是高电压。举例来说,为了避免地选择晶体管GST中的F-N隧穿,
    设置第十电压V10的电平。例如,通过调整地选择线GSL的时间,可以调整
    第十电压V10的电平。因此,地选择晶体管GST被禁止擦除。

    串选择线SSL1到SSL3的电压具有第八电压V8的电平。举例来说,第
    八电压V8可以是由于沟道层114的电压上升所导致的耦合而产生的电压。例
    如,第八电压V8是高电压。举例来说,第八电压V8避免在串选择晶体管
    SST中产生F-N隧穿。因此,串选择晶体管SST被禁止擦除。

    当存储块BLKf的等效电路对应于参照图24描述的等效电路BLKb_1时,
    以与参照图29到图31描述的相同的方式执行对存储块BLKf的擦除验证。

    图55是示出根据第二实施例的在图50和图51的存储块BLKf的擦除操
    作期间的电压条件的表。图55的表可以示出当存储块BLKf的等效电路对应
    于参照图29描述的等效电路BLK_2时的电压条件。举例来说,假定选择第
    一子块,并且未选择第二子块。

    参照图29、图50、图51和图55,在擦除操作期间串选择线SSL1到SSL3
    浮置。未选子块的字线WL4到WL6浮置。被选子块的字线WL1到WL3浮
    置,然后由第三字线擦除电压Vwe3驱动。第二伪字线电压Vdwl2被施加到
    伪字线DWL。地选择线GSL被地电压Vss驱动,然后浮置。公共源极线CSL
    浮置。然后,衬底111由预电压Vpr驱动,之后由第二擦除电压Vers2驱动。

    图56是示出根据图55的电压条件的图50和图51的存储块BLKf的电
    压变化的时序图。图57是向其施加根据图55和图56的电压的存储块BLKf
    的一个NAND串NS的截面图。示出了与存储块BLKf的第一行、第三列相
    对应的截面图。

    参照图29、图50、图51以及图55到图57,在第一时间t1预电压Vpr
    被施加到衬底111。预电压Vpr通过衬底111被传递到掺杂区315。例如,预
    电压Vpr可以是高电压。

    地电压Vss被施加到地选择线GSL。由于预电压Vpr与地电压Vss之间
    的电压差,从地选择晶体管GST产生热电子。所产生的热电子被从掺杂区315
    传递到沟道层114。因此,沟道层114的电压增加。

    被选子块的字线WL1到WL3与未选子块的字线WL4到WL6浮置。因
    此,被选子块的字线WL1到WL3和未选子块的字线WL4到WL6的电压由
    于沟道层114的电压上升所导致的耦合而增加。

    第二伪字线电压Vdwl2被施加到伪字线DWL。

    串选择线SSL1到SSL3浮置。因此,串选择线SSL1到SSL3的电压由
    于沟道层114的电压上升所导致的耦合而增加。

    在第二时间t2,第三擦除电压Vers3被施加到衬底111。该第三擦除电压
    Vers3被传递到掺杂区315。例如,掺杂区315(即,公共源极线CSL)的电
    压增加到第十一电压V11。

    地选择线GSL浮置。因此,由于电压上升导致的耦合,地选择线GSL
    的电压可以增加。例如,地选择线GSL的电压增加到第十电压V10。

    由于第三擦除电压Vers3与第十电压V10之间的差,在地选择晶体管GST
    中生成热电子。通过将生成的热电子注入到沟道层114中,沟道层114的电
    压增加。

    被选子块的字线WL1到WL3和未选子块的字线WL4到WL6浮置。因
    此,被选子块的字线WL1到WL3和未选子块的字线WL4到WL6的电压由
    于沟道层114的电压上升所导致的耦合而增加。例如,被选子块的字线WL1
    到WL3和未选子块的字线WL4到WL6的电压增加到第九电压V9。

    串选择线SSL1到SSL3浮置。因此,串选择线SSL1到SSL3的电压由
    于沟道层114的电压上升所导致的耦合而增加。例如,串选择线SSL1到SSL3
    的电压增加到第八电压V8。

    在第三时间t3,第三字线擦除电压Vwe3被施加到被选子块的字线WL1
    到WL3。例如,第三字线擦除电压Vwe3是低电压。例如,第三字线擦除电
    压Vwe3是地电压。此时,沟道层114的电压是高电压。因此,在被选子块
    中的存储单元中出现Fowler-Nordheim隧穿。由于F-N隧穿,被选子块的存
    储单元MC1到MC3被擦除。

    未选子块的字线WL4到WL6的电压具有第九电压V9的电平。举例来
    说,第九电压V9是通过由于沟道层114的电压上升所导致的耦合而产生的电
    压。例如,第九电压V9是高电压。举例来说,第九电压V9避免了在未选子
    块的存储单元MC4到MC6中的F-N隧穿。因此,未选子块的存储单元MC4
    到MC6被禁止擦除。

    地选择线GSL的电压具有第十电压V10的电平。因此,地选择晶体管
    GST被禁止擦除。

    串选择线SSL的电压具有第八电压的电平。因此,串选择晶体管SST被
    禁止擦除。

    在第二时间t2到第三时间t3,伪字线DWL的电压保持在第二伪字线电
    压Vdwl2。在实施例中,设置第二伪字线电压Vdwl2的电平,以避免在伪存
    储单元DMC中产生F-N隧穿。因此,伪存储单元DMC被禁止擦除。

    在实施例中,第二伪字线电压Vdwl2可以具有在第三擦除电压Vers3和
    第三字线擦除电压Vwe3之间的电平。例如,第二伪字线电压Vdwl2可以具
    有在第九电压V9和第三字线擦除电压Vwe3之间的电平。

    在擦除操作期间伪字线DWL可以浮置。伪字线DWL的电压可以由于沟
    道层114的电压上升所导致的耦合而增加。因此,如果伪字线DWL浮置,
    则伪存储单元DMC被禁止擦除。

    在上面提到的实施例中,描述了未选子块的字线WL4到WL6浮置。然
    而,也可以将擦除禁止电压施加到未选子块的字线WL4到WL6。擦除禁止
    电压的电平可以被设置为避免在未选子块的存储单元MC4到MC6中产生
    F-N隧穿。

    如果存储块BLKf的等效电路对应于参照图29描述的等效电路BLKb_2,
    则以与参照图33到图35描述的相同的方式执行对存储块BLKf的擦除验证。

    图58是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图59是沿图58的V-V′线截取的
    截面图。除了存储块BLKg的一个柱包括第一子柱113a和第二子柱113b之
    外,存储块BLKg可以具有与参照图50和图51描述的存储块BLKf相同的
    结构。

    如参照图46和图47描述的,存储块BLKg的一个柱包括第一子柱113a
    和第二子柱113b。第一子柱113a和第二子柱113b可以具有与参照图46和图
    47描述的第一子柱113a和第二子柱113b相同的结构。

    如参照图50和图51所描述的,形成公共源极线CSL的N型掺杂区315
    以板形形状提供。

    存储块BLKg的等效电路可以对应于参照图21、图29和图36描述的等
    效电路BLKb_1、BLKb_2和BLKb_3之一。存储块BLKg的等效电路可以对
    应于参照图39到图45描述的等效电路BLKb_4到BLKb_10之一。

    在参照图15、图16、图46到51、图58和图59描述的存储块BLKb到
    存储块BLKg中,可以在形成柱113或113a和113b之后,形成第一导电材
    料211到291、212到292以及213到293。也就是说,第一导电材料211到
    291、212到292以及213到293可以包括不可蚀刻的金属材料。

    图60是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图61是沿图60的VI-VI′线截取
    的截面图。参照图60和图61,如参照图50和图51所描述的,以板的形式
    提供形成公共源极线CSL的N型掺杂区315。

    与参照图15和图16描述的存储块BLKb相比,以板形形式提供具有第
    一高度到第八高度的第一导电材料211p到281p。具有第九高度的第一导电
    材料291’到293’沿第一方向延伸,并且沿第三方向间隔特定距离。

    柱113’包括绝缘层116’、沟道层114’和内部材料115’。

    每个柱113’的绝缘层116’被配置为像参照图17到图20描述的绝缘层
    116那样存储数据。例如,绝缘层116’可以包括隧穿绝缘层、电荷存储层和
    阻挡绝缘层。柱113’的沟道层114’包括P型硅。柱113’的沟道层114’
    用作第二方向的主体。柱113’的内部材料115’包括绝缘材料。

    存储块BLKh的等效电路可以对应于参照图21和图29描述的等效电路
    BLKb_1、BLKb_2和BLKb_3之一。存储块BLKh的等效电路可以对应于参
    照图39到图45描述的等效电路BLKb_4到BLKb_10之一。

    图62是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图63是沿图62的VII-VII′线截取
    的截面图。与参照图60和图61描述的存储块BLKh相比,存储块BLKi的
    具有第一高度的第一导电材料211’到213’沿第三方向间隔特定距离。存储
    块BLKi的等效电路对应于参照图36描述的等效电路BLKb_3。

    图64是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图65是沿图64的VIII-VIII′线截
    取的截面图。除了存储块BLKj的一个柱包括第一子柱113a和第二子柱113b
    之外,存储块BLKj可以具有与参照图60和图61描述的存储块BLKh相同
    的结构。

    存储块BLKj的一个柱包括第一子柱113a’和第二子柱113b’。第一子柱
    113a’包括绝缘层116a’、沟道层114’和内部材料115a’。第二子柱113b’
    包括绝缘层116b’、沟道层114’和内部材料115b’。

    在实施例中,第一子柱113a’的沟道层114a’连接到第二子柱113b’的
    沟道层114b’。例如,如图50和图51中示出的,第一子柱113a’的沟道层
    114a’和第二子柱113b’的沟道层114b’通过P型硅垫SIP连接。

    在实施例中,具有与硅垫SIP相对应的高度(即,第五高度)的第一导
    电材料可以形成伪字线DWL和伪存储单元DMC。

    存储块BLKj的等效电路可以对应于参照图21和图29描述的等效电路
    BLKb_1、BLKb_2和BLKb_3之一。存储块BLKj的等效电路可以对应于参
    照图39到图45描述的等效电路BLKb_4到BLKb_10之一。

    图66是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图67是沿图66的IX-IX′线截取
    的截面图。与参照图64和图65描述的存储块BLKj相比,存储块BLKk的
    具有第一高度的第一导电材料211’到213’沿第三方向间隔特定距离。存储
    块BLKk的等效电路对应于参照图36描述的等效电路BLKb_3。

    图68是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图69是沿图68的X-X′线截取的
    截面图。参照图68和图69,在衬底111上提供沿第一方向延伸的第一上字线
    UW1到第四上字线UW4。第一上字线UW1到第四上字线UW4沿第二方向
    间隔特定距离。提供沿第一方向间隔特定距离、并且沿第二方向贯穿第一上
    字线UW1到第四上字线UW4的第一上柱UP1。

    在衬底111上,提供沿第一方向延伸的第一下字线DW1到第四下字线
    DW4。第一下字线DW1到第四下字线DW4沿第二方向间隔特定距离。第一
    下字线DW1到第四下字线DW4与第一上字线UW1到第四上字线UW4沿第
    三方向间隔特定距离。

    提供沿第一方向间隔特定距离、并且沿第二方向贯穿第一到第四下字线
    DW1到DW4的第一下柱DP1。而且,提供沿第一方向间隔特定距离、并且
    沿第二方向贯穿第一下字线DW1到第四下字线DW4的第二下柱DP2。举例
    来说,可以沿第二方向平行地布置第一下柱DP1和第二下柱DP2。第一下柱
    DP1和第二下柱DP2沿第三方向间隔特定距离。

    在衬底111上,提供沿第一方向延伸的第五上字线UW5到第八上字线
    UW8。第五上字线UW5到第八上字线UW8沿第二方向间隔特定距离。第五
    上字线UW5到第八上字线UW8与第一下字线DW1到第四下字线DW4沿第
    三方向间隔特定距离。提供沿第一方向间隔特定距离、并且沿第二方向贯穿
    第五上字线UW5到第八上字线UW8的第二上柱UP2。

    在第一下柱DP1和第二下柱DP2上提供沿第一方向延伸的公共源极线
    CSL。举例来说,公共源极线CSL可以包括N型硅材料。举例来说,如果公
    共源极线CSL包括不具有诸如N型或P型的导电类型的导电材料,则可以在
    公共源极线CSL与第一下柱DP1和第二下柱DP2之间附加地提供N型源极。
    例如,第一下柱DP1和第二下柱DP2的区域当中邻近公共源极线CSL的区
    域以N型掺杂,从而可以用作源极。举例来说,公共源极线CSL与第一下柱
    DP1和第二下柱DP2可以通过接触插塞连接。此时,接触插塞可以以N型掺
    杂,因而可以用作源极。

    分别在第一上柱UP1和第二上柱UP2的顶端提供漏极320。举例来说,
    漏极320包括N型硅材料??梢栽诼┘?20之上提供沿第三方向延伸的多个
    位线BL1到BL3。例如,位线BL1到BL3沿第一方向间隔特定距离。沿第
    三方向提供的第一上柱UP1和第二上柱UP2连接到相同的位线。举例来说,
    位线BL1到BL3包括金属。举例来说,位线BL1到BL3与漏极320可以通
    过接触插塞(未示出)连接。

    第一上柱UP1和第二上柱UP2中的每一个包括绝缘层116”和沟道层
    114”。第一下柱DP1和第二下柱DP2中的每一个包括绝缘层116”和沟道层
    114”。如参照图60和图61所描述的,第一上柱UP1和第二上柱UP2以及第
    一下柱DP1和第二下柱DP2的绝缘层116”可以包括阻挡绝缘层、电荷存储
    层和隧穿绝缘层。

    在实施例中,隧穿绝缘层包括热氧化物层。电荷存储层包括氮化物层或
    金属氧化物层(例如铝氧化物层、铪氧化物层等等)。阻挡绝缘层可以由单层
    或多层形成。阻挡绝缘层可以是介电常数高于隧穿绝缘层和电荷存储层的高
    介电层(high?dielectric?layer)(例如,铝氧化物层、铪氧化物层等等)。举例
    来说,隧穿绝缘层、电荷存储层和阻挡绝缘层可以构成氧化物-氮化物-氧化物
    (ONO)。

    第一上柱UP1和第二上柱UP2以及第一下柱DP1和第二下柱DP2的沟
    道层114”可以包括P型硅材料。第一上柱UP1和第二上柱UP2以及第一下
    柱DP1和第二下柱DP2的沟道层114”用作第二方向的主体。

    第一上柱UP1和第一下柱DP1通过第一管道接触件PC1连接。举例来
    说,第一上柱UP1和第一下柱DP1的绝缘层116”通过第一管道接触件PC1
    的绝缘层连接。第一管道接触件PC1的绝缘层可以由与第一上柱UP1和第一
    下柱DP1的绝缘层116”相同的材料形成。

    第一上柱UP1和第一下柱DP1的沟道层114”通过第一管道接触件PC1
    的沟道层连接。第一管道接触件PC1的沟道层可以由与第一上柱UP1和第一
    下柱DP1的沟道层114”相同的材料形成。

    也就是说,第一上柱UP1和第一上字线UW1到第四上字线UW4形成第
    一上串,并且第一下柱DP1与第一下字线DW1到第四下字线DW4形成第一
    下串。第一上串和第一下串分别通过第一管道接触件PC1连接。漏极320和
    位线BL1到BL3连接到第一上串的一端。公共源极线CSL连接到第一下串
    的一端。也就是说,第一上串和第一下串形成连接在位线BL1到BL3与公共
    源极线CSL之间的多个NAND串NS。

    同样地,第二上柱UP2与第五上字线UW5到第八上字线UW8形成第二
    上串,并且第二下柱DP2与第一下字线DW1到第四下字线DW4形成第二下
    串。第二上串和第二下串分别通过第二管道接触件PC2连接。漏极320和位
    线BL1到BL3连接到第二上串的一端。公共源极线CSL连接到第二下串的
    一端。也就是说,第二上串和第二下串形成连接在位线BL1到BL3与公共源
    极线CSL之间的多个NAND串NS。

    为了在第一管道接触件PC1和第二管道接触件PC2的沟道层114”中形
    成沟道,可以提供第一管道接触件栅极和第二管道接触件栅极(未示出)。在
    实施例中,可以在第一管道接触件PC1和第二管道接触件PC2的表面上提供
    第一管道接触件栅极和第二管道接触件栅极(未示出)。例如,第一管道接触
    件栅极和第二管道接触件栅极(未示出)可以对应于伪存储单元DMC。

    除了在一个串中提供八个晶体管并且两个串连接到第一位线BL1到第三
    位线BL3中的每一个之外,存储块的等效电路可以对应于参照图21、图29
    以及图39到图45描述的等效电路BLKb_1、BLKb_2以及BLKb_4到BLKb_10
    之一。

    图70是示出根据本发明构思的实施例的图13的非易失性存储器件100b
    中的存储块BLK1到BLKz之一的透视图。图71是沿图70的X-X′线截取的
    截面图。与参照图68和图69描述的存储块BLK1相比,在存储块BLKm中,
    第一下字线被分成第一部分DW1a和第二部分DW1b。第一部分DW1a与第
    二部分DW1b相互间隔特定距离。

    与第一上柱UP1一起构成NAND串NS的第一下柱DP1贯穿第一下字
    线的第一部分DW1a。与第二上柱UP2一起构成NAND串NS的第二下柱
    DP2贯穿第一下字线的第二部分DW1b。

    除了在一个串中提供八个晶体管以及两个串分别连接到第一位线BL1到
    第三位线BL3之外,存储块BLKm的等效电路可以对应于参照图36描述的
    等效电路BLKb_3。

    在实施例中,在参照图60到图71描述的存储块BLKg到BLKl中,在
    形成第一导电材料211p到281p和291’到293’、或者211’到213’以及221p
    到281以及291’到293’之后形成柱113’或113a’和113b’。也就是说,
    第一导电材料211p到281p和291’到293’、或者211’到213’以及221p
    到281和291’到293’可以包括可蚀刻的导电材料。

    图72是示出根据本发明构思的实施例的操作非易失性存储器件的方法
    的流程图。参照图13和图72,在操作S605,接收擦除命令和地址。例如,
    接收的地址对应于非易失性存储器件100b的多个块BLK1到BLKz之一。在
    多个存储块BLK1到BLKz当中,选择与接收的地址相对应的存储块(例如,
    BLKb)。例如,接收的地址对应于至少两个串选择线SSL。

    在操作S610,重置SSL计数和擦除计数。例如,擦除计数被重置为1。
    SSL计数代表与接收的地址相对应的串选择线SSL之一。例如,SSL计数可
    以被重置为表示被选存储块BLK的第一串选择线(例如,SSL1)。

    在操作S615,存储一些字线的地址。例如,存储与接收的地址相对应的
    那些字线的地址。例如,将被选存储块BLK的一些字线的地址存储在字线地
    址锁存器177中。例如,将一些字线的地址从熔丝单元180存储到字线地址
    锁存器177中。

    举例来说,操作S610和S615可以理解为擦除操作的初始化。操作S610
    和S615的初始化可以不考虑顺序地执行。

    在操作S620,擦除与接收的地址相对应的存储单元MC。例如,擦除被
    选存储块。例如,控制逻辑170b控制地址译码器120、读写单元130和电压
    生成单元160擦除被选存储块BLK。

    在操作S625,选择与SSL计数相对应的串选择线,并且从存储在字线地
    址锁存器177中的地址中选择第一字线。举例来说,SSL计数被转换成串选
    择线地址??梢匝≡裼胨坏拇≡裣叩刂废喽杂Φ拇≡裣?。举例来说,
    可以选择与存储在字线地址锁存器177中的地址相对应的一些字线当中的第
    一字线。

    在操作S630,对被选字线进行擦除验证。例如,控制逻辑170c控制地
    址译码器120、读写单元130和电压生成单元160对与被选字线相对应的多
    个存储单元MC进行擦除验证。

    在操作S635,确定验证结果是否是通过。如果被选字线被确定为擦除通
    过,则在操作S640擦除被选字线的地址。之后,执行操作S645。如果被选
    字线被确定为擦除失败,则省略操作S640,执行操作S645。

    在操作S645,确定被选字线是否是最后的字线。例如,确定被选字线是
    否是与存储在字线地址锁存器177中的地址相对应的一些字线当中的最后的
    字线。如果被选字线不是最后的字线,则在操作S650,从存储在字线地址锁
    存器177中的地址中选择下一个字线。之后,再次执行操作S630和S645。
    如果被选字线是最后的字线,则执行操作S655。

    在操作S630到S650,对被选存储单元的字线当中的、与存储在字线地
    址锁存器177中的地址相对应的一些字线进行擦除验证。从字线地址锁存器
    177中擦除擦除通过的字线的地址。也就是说,如果执行操作S630到S650,
    则从熔丝单元180发送的一些字线地址当中的擦除失败的字线的地址保留在
    字线地址锁存器177中。

    在操作S655,确定是否有地址存储在字线地址锁存器177中。如果在字
    线地址锁存器177中存储了至少一个地址,则意味着在被选存储块BLK的
    NAND串NS的被选行中,从熔丝单元180发送的地址所对应的那些字线中
    的至少一个擦除失败。此时,执行操作S660。

    在操作S660,确定擦除计数是否达到最大值。如果擦除计数未达到最大
    值,则在操作S665增大擦除计数。在操作S670调整擦除电压Vers。例如,
    可以增加擦除电压Vers的电平。之后,再次执行对被选存储块BLK的擦除
    操作(操作S620)和擦除验证(操作S625到S650)。

    如果擦除计数达到了最大值,则在操作S675生成错误报告。例如,控制
    逻辑170b生成表示在擦除操作期间发生了错误的错误报告。生成的错误报告
    可以被提供给非易失性存储器件100b的主机。

    在操作S655,如果在字线地址锁存器177中未存储地址,则意味着在被
    选存储块BLK的NAND串NS的被选行中,从熔丝单元180发送的地址所对
    应的那些字线已经擦除通过。此时,执行操作S680。

    在操作S680,确定被选串选择线是否是最后的串选择线。也就是说,确
    定是否在被选存储块BLK的NAND串NS的所有行中都完成了对那些字线的
    擦除验证。如果被选串选择线(即,NAND串的行)不是最后的串选择线,
    则在操作S685增大SSL计数。将那些字线的地址从熔丝单元180存储到字
    线地址锁存器177中。之后,执行操作S625。

    如果被选串选择线是最后的串选择线,则意味着被选存储块BLK的存储
    单元MC已经擦除通过。因此,擦除操作终止。

    图73是示出根据本发明构思的实施例的非易失性存储器件100c的框图。
    参照图73,非易失性存储器件100c包括存储单元阵列110b、地址译码器120、
    读写单元130、通过/失败检查单元140、数据输入/输出单元150、电压生成
    单元160和控制逻辑170c。除了控制逻辑170c之外,非易失性存储器件100c
    具有与参照图13描述的非易失性存储器件100b相同的结构。

    除了串选择线锁存器(在下文中称为SSL锁存器)179被添加到控制逻
    辑170c中之外,该控制逻辑具有与参照图13描述的控制逻辑170b相同的结
    构。

    SSL锁存器179被配置为存储被选存储块BLK的一些串选择线的地址。

    图74是示出图73的非易失性存储器件的操作方法的流程图。参照图74,
    在操作S710存储一些串选择线的地址。在操作S720,擦除存储块,并且在
    一些字线中执行擦除验证。

    例如,在参照图14描述的擦除验证方法中,顺序地选择所有串选择线。
    在非易失性存储器件100c的擦除验证期间,顺序地选择与存储在SSL锁存器
    179中的串选择线地址相对应的一些串选择线。如果在那些串选择线中检测
    到擦除通过,则被选存储块BLK可以被确定为擦除通过。

    由于对一些串选择线执行擦除验证,因此可以提高非易失性存储器件
    100c的操作速度。

    在实施例中,一些串选择线的地址可以由用户编程。也就是说,可以由
    用户选择被选存储块的串选择线当中将被擦除验证的串选择线。

    在实施例中,在被选存储块BLK的串选择线中执行擦除验证,但是在被
    选存储块BLK的一些串选择线中禁止擦除验证。

    图75是示出根据本发明构思的实施例的操作图73的非易失性存储器件
    100c的方法的流程图。如参照图74所描述的,对非易失性存储器件100c中
    的被选存储块的多个串选择线中的一些串选择线所对应的多个存储单元进行
    擦除验证。

    参照图73和图75,在操作S705,接收擦除命令和地址。例如,接收的
    地址对应于非易失性存储器件100c的多个块BLK1到BLKz之一。在多个存
    储块BLK1到BLKz当中,选择与接收的地址相对应的存储块BLK。例如,
    接收的地址对应于至少两个串选择线SSL。

    在操作S710,将被选存储块BLK的一些串选择线的地址存储到SSL锁
    存器179中。将被选存储块BLK的一些字线的地址存储在字线地址锁存器
    177中。重置擦除计数。

    在操作S715,从存储在SSL锁存器179中的串选择线地址所对应的串选
    择线中选择第一串选择线。

    在操作S720,从存储在字线地址锁存器177中的地址所对应的字线中选
    择第一字线。

    在操作S725,擦除被选存储块BLK。

    在操作S730,对与被选串选择线和被选字线相对应的多个存储单元进行
    擦除验证。

    在操作S735,确定擦除验证结果是否是擦除通过。如果擦除验证结果是
    ‘通过’,则执行操作S740。

    在操作S740,确定被选字线是否是最后的字线。例如,确定被选字线是
    否是与存储在字线地址锁存器177中的地址相对应的字线当中的最后的字
    线。如果被选字线不是最后的字线,则执行操作S745。在操作S745,从存储
    在字线地址锁存器177中的地址所对应的字线中选择下一个字线。之后,再
    次执行操作S730。

    如果擦除验证结果是擦除失败,则执行操作S750。在操作S750,确定擦
    除计数是否达到最大值。如果擦除计数未达到最大值,则在操作S755增大擦
    除计数。之后,在操作S760调整擦除电压Vers。例如,可以增加擦除电压
    Vers的电平。之后,从擦除失败的字线再次执行对被选存储块BLK的擦除操
    作(操作S725)和擦除验证。

    如果在操作S725擦除计数达到了最大值,则在操作S765生成错误报告。
    例如,控制逻辑170c生成表示在擦除操作期间发生错误的错误报告。生成的
    错误报告可以被提供给非易失性存储器件100c的主机。

    也就是说,在与被选串选择线相对应的多个存储单元中,在每字线的基
    础上执行擦除验证。如果检测到擦除失败,则停止擦除验证,并再次执行擦
    除。之后,擦除验证从擦除失败的字线继续。如果检测到擦除通过,则选择
    下一个字线。

    在操作S740,如果被选字线是最后的字线,则执行操作S770。

    在操作S770,确定被选串选择线是否是最后的串选择线。例如,确定被
    选串选择线是否是存储在SSL锁存器179中的串选择线地址所对应的串选择
    线当中的最后的串选择线。如果被选串选择线是最后的串选择线,则擦除操
    作终止。如果被选串选择线不是最后的串选择线,则执行操作S775。

    在操作S775,从存储在SSL锁存器179中的串选择线地址所对应的串选
    择线中选择下一个串选择线。在操作S780,从存储在字线地址锁存器177中
    的地址所对应的字线中选择第一字线。之后,再次执行操作S730。

    在实施例中,将被选存储块BLK的多个存储单元当中的、具有比其他存
    储单元低的擦除特性的存储单元所对应的串选择线的地址存储在SSL锁存器
    179中。也就是说,当与所存储的串选择线地址相对应的多个存储单元擦除
    通过时,被选存储块BLK的多个存储单元可以擦除通过。

    在实施例中,可以将被选存储块BLK的位于其边缘的存储单元所对应的
    串选择线的地址存储在SSL锁存器179中。

    图76是示出根据本发明构思的实施例的图73的非易失性存储器件100c
    的更具体的擦除方法的流程图。参照图73和图76,在操作S805,接收擦除
    命令和地址。例如,接收的地址对应于非易失性存储器件100c的多个块BLK1
    到BLKz之一。在多个存储块BLK1到BLKz当中,选择与接收的地址相对
    应的存储块BLK。例如,接收的地址对应于至少两个串选择线SSL。

    在操作S810,将被选存储块BLK的一些串选择线的地址存储到SSL锁
    存器179中。将被选存储块BLK的一些字线的地址存储在字线地址锁存器
    177中。重置擦除计数。

    在操作S815,从存储在SSL锁存器179中的串选择线地址所对应的串选
    择线中选择第一串选择线。

    在操作S820,从存储在字线地址锁存器177中的地址所对应的字线中选
    择第一字线。

    在操作S825,擦除被选存储块BLK。

    在操作S830,擦除字线地址,并且执行擦除验证。例如,与参照图72
    描述的操作S630到S650类似,从字线地址锁存器177擦除与擦除通过的存
    储单元相对应的字线的地址,并且以各个字线为单位对被选串选择线以及与
    存储在字线地址锁存器177中的地址相对应的多个存储单元进行擦除验证。
    如果执行操作S830,则与擦除失败的存储单元相对应的字线的地址保留在字
    线地址锁存器177中。

    在操作S835,确定是否存在存储在字线地址锁存器177中的至少一个地
    址。如果存在存储在字线地址锁存器177中的至少一个地址,则执行操作
    S840。

    在操作S840,确定擦除计数是否达到最大值。如果擦除计数未达到最大
    值,则在操作S845增大擦除计数。之后,在操作S850调整擦除电压Vers。
    例如,可以提高擦除电压Vers的电平。之后,再次执行操作S825。

    如果在操作S840擦除计数达到了最大值,则在操作S855生成错误报告。
    例如,控制逻辑170c生成表示在擦除操作期间发生错误的错误报告。生成的
    错误报告可以被提供给非易失性存储器件100c的主机。

    如果被选串选择线以及与存储在字线地址锁存器177中的地址相对应的
    多个存储单元擦除通过,则字线地址锁存器177不存储该字线地址。此时,
    执行操作S860。

    在操作S860,确定被选串选择线是否是最后的串选择线。例如,确定被
    选串选择线是否是存储在SSL锁存器179中的串选择线地址所对应的串选择
    线当中的最后的串选择线。

    如果被选串选择线是最后的串选择线,则擦除操作终止。如果被选串选
    择线不是最后的串选择线,则在操作S865从存储在SSL锁存器179中的串
    选择线地址所对应的串选择线中选择下一个串选择线。在操作S870,将被选
    存储块BLK的一些字线存储在字线地址锁存器177中。之后,再次执行操作
    S830。

    将被选存储块BLK的多个存储单元当中的、具有比其他存储单元低的擦
    除特性的存储单元所对应的串选择线的地址存储在SSL锁存器179中。也就
    是说,当与所存储的串选择线地址相对应的多个存储单元擦除通过时,被选
    存储块BLK的多个存储单元可以擦除通过。

    在实施例中,可以将被选存储块BLK中的位于其边缘的存储单元所对应
    的串选择线的地址存储在SSL锁存器179中。

    图77是示出根据本发明构思的实施例的参照图13或图73描述的非易失
    性存储器件100b或100c的结构的透视图。在下文中,非易失性存储器件100
    将被定义为代表参照图13和图73描述的非易失性存储器件100b和100c之
    一??刂坡呒?70将被定义为代表参照图13和图73描述的控制逻辑170b和
    170c之一。

    参照图77,非易失性存储器件100包括三维存储单元阵列110和平面
    (planar)外围电路120、130、140、150、160和170。

    如参照图15到图71所描述的,存储单元阵列110包括在与衬底111交
    叉的方向上堆叠的存储单元。也就是说,存储单元阵列110具有存储单元以
    三维排列的三维结构。

    在实施例中,外围电路120、130、140、150、160和170被配置为在衬
    底111上以单层提供的器件。也就是说,外围电路120、130、140、150、160
    和170被配置为具有平面结构的器件。

    在实施例中,平面外围电路120、130、140、150、160和170被提供在
    三维存储单元阵列110的一侧。然而,三维单元阵列110和平面外围电路120、
    130、140、150、160和170不局限于其位置关系和数量。

    例如,平面外围电路120、130、140、150、160和170可以被提供在三
    维存储单元阵列110的两侧或更多侧。同时,可以在至少两个三维存储单元
    阵列110中的每一个的一侧或多侧为所述至少两个三维存储单元阵列110提
    供平面外围电路120、130、140、150、160和170。

    图78是示出根据本发明构思的实施例的存储系统1000的框图。

    参照图78,根据本发明构思的实施例的存储系统1000包括非易失性存
    储器件1100和控制器1200。

    非易失性存储器件1100具有与参照图1、图13和图73描述的非易失性
    存储器件100a、100b和100c之一相同的结构,并且与非易失性存储器件
    100a、100b和100c相同地操作。也就是说,非易失性存储器件1100擦除被
    选存储块BLK,并且在每字线的基础上对擦除的存储块BLK进行擦除验证。
    当发生擦除失败时,再次擦除被选存储块BLK,并且擦除验证从擦除失败的
    字线继续。

    控制器1200连接到主机和非易失性存储器件1100。响应于来自主机的
    请求,控制器1200存取非易失性存储器件1100。例如,控制器1200控制非
    易失性存储器件1100的读操作、写操作、擦除操作和后台操作??刂破?200
    提供在非易失性存储器件1100与主机之间的接口??刂破?200驱动用于控
    制非易失性存储器件1100的固件。

    在实施例中,控制器1200向非易失性存储器件1100提供控制信号CTRL
    和地址ADDR。此外,控制器1200与非易失性存储器件1100交换数据DATA。

    在实施例中,控制器1200向非易失性存储器件1100提供擦除命令和地
    址。响应于从控制器1200提供的擦除命令和地址,非易失性存储器件1100
    以根据本发明构思的实施例的操作方法执行擦除和擦除验证。

    例如,非易失性存储器件1100擦除与接收的地址相对应的存储单元MC,
    并以在每字线的基础上对擦除的存储单元MC进行擦除验证。例如,非易失
    性存储器件1100在每字线的基础上对擦除的存储单元MC所对应的一些字线
    执行擦除验证。当发生擦除失败时,再次擦除存储单元MC,并且擦除验证
    从擦除失败的字线继续。当接收的地址对应于至少两个串选择线SSL时,在
    每串选择线SSL的基础上执行擦除验证。在实施例中,在与接收的地址相对
    应的一些串选择线SSL中,可以在每串选择线SSL的基础上执行擦除验证。
    在实施例中,可以对与各个串选择线SSL相关联的存储单元执行擦除验证。

    非易失性存储器件1100将擦除操作的结果发送到控制器1200。例如,
    当与接收的地址相对应的存储单元MC擦除通过时,非易失性存储器件1100
    可以向控制器1200提供指示擦除通过的信号。当在接收的地址所对应的存储
    单元MC擦除通过之前擦除计数达到最大值时,非易失性存储器件1100向控
    制器1200提供错误报告。

    在实施例中,控制器1200还可以包括RAM、处理单元、主机接口和存
    储器接口。RAM被用作处理单元的工作存储器、非易失性存储器件1100与
    主机之间的高速缓冲存储器、以及非易失性存储器件1100与主机之间的缓冲
    存储器中的至少一个。处理单元控制控制器1200的总体操作。

    主机接口包括用于主机与控制器1200之间的数据交换的协议。举例来
    说,控制器1200通过多种接口协议中的至少一种与外部设备(例如,主机)
    通信,所述多种接口协议诸如通用串行总线(USB)协议、多媒体卡(MMC)
    协议、外围组件互联(PCI)协议、高速PCI(PCI-E)协议、高级技术附件
    (ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型组
    件小型接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电
    子电路(IDE)协议。存储器接口与非易失性存储器件1100接口。例如,存
    储器接口包括NAND(与非)接口或NOR(或非)接口。

    存储系统1000还可以包括纠错块。纠错块利用纠错码(ECC)检测和纠
    正从非易失性存储器件1100读取的数据的错误。举例来说,纠错块被作为控
    制器1200的元件提供。纠错块可以作为非易失性存储器件1100的元件提供。

    控制器1200和非易失性存储器件1100可以集成为一个半导体器件。举
    例来说,控制器1200和非易失性存储器件1100可以集成为一个半导体器件,
    以构成存储卡。例如,控制器1200和非易失性存储器件1100被集成为一个
    半导体器件,以构成存储卡,诸如PC卡(个人计算机存储卡国际协会
    (Personal?Computer?Memory?Card?International?Association),PCMCIA)、紧凑
    型闪存卡(compact?flash?card,CF),智能媒体卡(SM、SMC)、记忆棒、多
    媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、
    SDHC)和通用闪速存储器件(UFS)。

    控制器120和非易失性存储器件1100集成为一个半导体器件,以构成半
    导体驱动器(固态驱动器(Solid?State?Drive,SSD))。半导体驱动器(SSD)
    包括用于在半导体存储器中存储数据的存储单元。当存储系统1000被用作半
    导体驱动器(SSD)时,可以显著提高连接到该存储系统1000的主机的操作
    速度。

    在实施例中,存储系统1000被提供作为电子设备的各种元件之一,所述
    电子设备诸如计算机、超移动PC(Ultra?Mobile?PC,UMPC)、工作站、上网
    本(net-book)、个人数字助理(PDA)、便携式计算机、上网板(web-tablet)、无
    线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携
    式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、
    数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数
    字视频记录器、数字视频播放器、用于在无线环境下发送/接收信息的设备、
    配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、
    配置车联网(telematics?network)的各种电子设备之一、RFID器件以及配置
    计算系统的各种元件之一。

    在实施例中,非易失性存储器件1100或存储系统1000可以实现为各种
    类型的封装。例如,非易失性存储器件1100或存储系统1000可以以如下封
    装类型来实现,从而被安装,所述封装类型诸如层叠封装(Package?on?Package,
    PoP)、球栅阵列(Ball?grid?array,BGA)、芯片尺寸封装(Chip?scale
    package,CSP)、塑料带引线芯片载体(Plastic?Leaded?Chip?Carrier,PLCC)、塑
    料双列直插封装(Plastic?Dual?In-Line?Package,PDIP)、叠片内裸片封装(Die?in
    Waffle?Pack,DIWP)、晶圆内裸片形式(Die?in?Wafer?Form,DIWF)、板上芯
    片(Chip?On?Board,COB)、陶瓷双列直插封装(Ceramic?Dual?In-Line
    Package,CERDIP)、塑料标准四边扁平封装(Plastic?Metric?Quad?Flat
    Pack,MQFP)、薄型四边扁平封装(Thin?Quad?FlatPack,TQFP)、小外型封装
    (Small?Outline?Package,SOP)、缩小外型封装(Shrink?Small?Outline
    Package,SSOP)、薄型小尺寸封装(Thin?Small?Outline?Package,TSOP)、薄型
    四边扁平封装(Thin?Quad?FlatPack,TQFP)、系统级封装(System?In
    Package,SIP)、多芯片封装(Multi?Chip?Package,MCP)、晶圆级堆叠封装(Wafer
    Level?Stack?Package,WLSP)、晶圆内裸片形式(Die?in?Wafer?Form,DIWF)、
    叠片上裸片实现(Die?On?Waffle?Package,DOWP)、晶圆级结构封装
    (Wafer-level?Fabricated?Package,WFP)和晶圆级处理堆叠封装(Wafer-Level
    Processed?Stack?Package,WSP)。

    图79是示出根据本发明构思的实施例的存储系统的框图。

    参照图79,存储系统2000包括非易失性存储器件2100和控制器2200。
    非易失性存储器件2100包括多个非易失性存储器芯片。多个非易失性存储器
    芯片被分成多个组。每组非易失性存储器芯片通过公共通道与控制器2200通
    信。在实施例中,多个非易失性存储器芯片通过第一通道CH1到第k通道
    CHk与控制器2200通信。

    每个非易失性存储芯片具有与参照图1、图13和图73描述的非易失性
    存储器件100a、100b和100c之一相同的结构,并且与非易失性存储器件100a、
    100b和100c相同地操作。也就是说,每个非易失性存储芯片擦除被选存储块
    BLK,然后在每字线的基础上对被选存储单元MC进行擦除验证。当发生擦
    除失败时,再次擦除被选存储块BLK,并且擦除验证从擦除失败的字线继续。
    对被选存储块BLK的每一行执行擦除和擦除验证。

    在图79中,根据实施例,多个非易失性存储器芯片连接到一个通道。根
    据实施例,也可以修改存储系统2000以使一个非易失性存储器芯片可以连接
    到一个通道。

    图80是示出根据本发明构思的实施例的计算系统3000的框图。

    参照图80,计算系统3000包括中央处理单元(CPU)3100、RAM?3200、
    用户接口3300、电源3400和存储系统2000。

    存储系统2000通过系统总线3500电连接到CPU?3100、RAM?3200、用
    户接口3300和电源3400。通过用户接口3300提供的或由CPU?3100处理的
    数据存储在存储系统2000中。

    在图80中,示出了非易失性存储器件2100通过控制器2200连接到系统
    总线3500。然而,非易失性存储器件2100可以直接连接到系统总线3500。

    在图80中,示出了提供上面参照图79描述的存储系统2000。然而,也
    可以将存储系统2000替代为上面参照图78描述的存储系统1000。

    在实施例中,计算系统3000可以包括在上面分别参照图78和图79描述
    的存储系统1000和2000两者。

    在上述实施例中,参照各种流程图描述了本发明构思的实施例。通过上
    述流程图定义了根据本发明构思的实施例的操作的顺序。然而,本发明构思
    的技术精神和范围不局限于上述流程图中描述的操作顺序。在不脱离本发明
    构思的技术精神的情况下,可以改变上述流程图中描述的操作顺序。

    在实施例中,用于选择存储块的操作可以在接收到擦除命令和地址之后
    并且在存储块被选择之前执行,而且不受其他操作之前或之后的操作的影响。

    类似地,用于首次选择字线的操作可以在接收到擦除命令和地址之后并
    且在对擦除的存储块进行擦除验证之前执行,但不局限于此。用于稍后选择
    字线的操作可以在存储块被擦除或者连接到之前选择的字线的存储单元被擦
    除验证之后并且在存储块被擦除验证之前执行,并且不局限于此。

    用于首次选择串选择线的操作可以在接收到擦除命令和地址之后并且在
    对擦除的存储块进行擦除验证之前执行,但不局限于此。用于稍后选择串选
    择线的操作可以在连接到之前选择的串选择线的存储单元擦除通过之后并且
    在存储块被擦除验证之前执行,但是不局限于此。

    在实施例中,选择串选择线的操作可以包括将SSL计数转换成串选择线
    地址的操作以及选择与转换后的串选择线地址相对应的串选择线的操作。选
    择串选择线的操作还可以包括初始化或调整SSL计数的操作。在选择串选择
    线的操作的子操作之间可以执行另外的操作。

    初始存储一些字线的地址可以在接收到擦除命令和地址之后并且在选择
    将被擦除验证的字线之前执行,但不局限于此。

    存储一些串选择线的地址可以在接收到擦除命令和地址之后并且在选择
    串选择线之前执行,但不局限于此。

    在示范性实施例中,参照串选择线和字线描述了用于重置被配置为存储
    地址的锁存器的操作以及用于擦除存储在锁存器中的地址的操作。重置的锁
    存器不局限于具有特定逻辑值。在实施例中,重置的锁存器可以具有各种逻
    辑值,只要重置的锁存器被处理为未不存储地址即可。类似地,当从锁存器
    中擦除特定地址时,与擦除的地址相对应的存储区域的逻辑值不受限制。

    尽管已经参照附图描述了本发明的示范性实施例,但应当理解,本发明
    不局限于那些具体的实施例,本领域普通技术人员可以对其进行各种改变和
    修改而不偏离本发明的范围或精神。所有这些改变和修改都应包括在权利要
    求所限定的本发明的范围之内。

    关于本文
    本文标题:非易失性存储器件、其操作方法以及包括其的存储系统.pdf
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