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    重庆时时彩提前开奖网: 一种自动调节传输管与下拉管强度的8管存储单元.pdf

    关 键 词:
    一种 自动 调节 传输 拉管 强度 存储 单元
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    摘要
    申请专利号:

    CN201110261904.6

    申请日:

    2011.09.06

    公开号:

    CN102360567A

    公开日:

    2012.02.22

    当前法律状态:

    撤回

    有效性:

    无权

    法律详情: 发明专利申请公布后的视为撤回IPC(主分类):G11C 11/4197申请公布日:20120222|||实质审查的生效IPC(主分类):G11C 11/4197申请日:20110906|||公开
    IPC分类号: G11C11/4197 主分类号: G11C11/4197
    申请人: 湖南麓谷飞腾微电子有限公司
    发明人: 温亮; 李振涛; 徐庆光; 郭阳; 陈书明; 张家胜; 刘详远; 唐涛
    地址: 410000 湖南省长沙市高新开发区麓谷大道662号软件大楼350号
    优先权:
    专利代理机构: 南京经纬专利商标代理有限公司 32200 代理人: 楼高潮
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201110261904.6

    授权公告号:

    ||||||

    法律状态公告日:

    2013.06.19|||2012.04.04|||2012.02.22

    法律状态类型:

    发明专利申请公布后的视为撤回|||实质审查的生效|||公开

    摘要

    本发明的一种自动调节传输管与下拉管强度的8管存储单元,在标准的6管存储单元的基础上,增加了两个可调节传输管与下拉管强度的NMOS管,以实现一种根据读写操作类型进行自动调节传输管与下拉管强度的8管存储单元结构。当存储单元进行写操作时,传输管的强度被加强,提高了存储单元的写噪声容限,并加快了写操作的速度;当存储单元进行读操作时,下拉管的强度被加强,提高了存储单元的读噪声容限同时加快了数据读操作的速度。本发明的8管存储单元具有静态噪声容限大,稳定性好,读写速度快等优点。

    权利要求书

    1: 一种自动调节传输管与下拉管强度的 8 管存储单元, 包括由上拉 PMOS 管 P1、 上拉 PMOS 管 P2、 下拉 NMOS 管 N1、 下拉 NMOS 管 N2、 传输 NMOS 管 N5 和传输 NMOS 管 N6 构成的标 准 6 管存储单元结构上, 所述标准 6 管存储单元结构连接有存储单元的读写字线 WL 和作为 互补位线的位线 BL 与位线 BLB, 其特征在于, 标准 6 管存储单元结构上增加有可调节传输管 与下拉管强度的 NMOS 管 N3、 NMOS 管 N4 这两个晶体管, 构成 8 管存储单元, NMOS 管 N3 的栅极接数据存储结点 QB, 漏极接数据存储结点 Q, 源极则接列选字线 CL ; NMOS 管 N4 的栅极接数据存储结点 Q, 漏极接数据存储结点 QB, 源极则同样接列选字线 CL。
    2: 根据权利要求 1 所述的自动调节传输管与下拉管强度的 8 管存储单元, 其特征在于, 所述 8 管存储单元以 m 条读写字线, m 条列选字线, 以及 n 对互补位线构成 m X n 阵列, 阵列 执行写操作时, 当 m 条读写字线中的一条为高, m 条列选字线中的一条为高, 数据通过 n 对 互补的位线写入 ; 当 m 条读写字线中的一条为高, m 条列选字线全为低, 数据通过 n 对互补 的位线读出。

    说明书


    一种自动调节传输管与下拉管强度的 8 管存储单元

        技术领域 本发明属于集成电路设计领域, 具体涉及的是纳米尺度 CMOS 工艺下静态随机存 储器 (Static Random Access Memory, SRAM)。
         背景技术 随着大容量片上存储器需求的不断增加, 在微处理器和 SoC 芯片中, 存储器占芯 片面积的比重越来越大, 据 ITRS 预测, 到 2013 年存储器将占到整个芯片面积的 90% 以上。 SRAM 是最重要的一类片上存储器实现技术。存储单元是 SRAM 的核心, 直接决定了 SRAM 的 性能和存储密度。6 管存储单元由于晶体管数目少, 面积小, 在 SRAM 的设计中被广泛采用。
         但随着工艺尺寸的缩小, 6 管 SRAM 面临着许多严峻的技术挑战。 首先, 工艺抖动引 起器件工艺参数的变化以及相邻器件之间阈值电压的不匹配, 这在小尺寸器件制造过程中 是最易发生的。而对于 SRAM 来说, 存储阵列通常采用最小尺寸的晶体管, 这就使得存储阵 列比逻辑电路更易受到器件工艺参数变化及阈值电压不匹配的影响。由于 6 管存储单元在 执行读操作时, 存在数据存储结点与位线的直流通路, 使得数据存储结点很容易受到内部 噪声的影响, 从而发生读破坏。工艺参数变化及阈值电压的不匹配会导致存储单元静态噪 声容限进一步减小, 抗噪声能力减弱, 稳定性变差。 再者, 电源电压的降低和 NBTI(Negative Bias Temperature Instability) 等二级效应越来越越严重, 使得 6 管存储单元的稳定性进 一步降低了存储单元的静态噪声容限。
         为了提高 6 管 SRAM 单元在纳米尺度工艺下的稳定性, 研究者们提出了很多改进方 法。1) 通过加大 6 管存储单元的下拉管强度来减少读破坏的发生, 提高存储单元的读稳定 性; 2) 采用动态字线等读辅助电路来降低读字线的电压, 从而减弱传输管的强度, 提高单 元的读噪声容限 ; 3) 采用负位线电压等写辅助电路来增加传输管的强度, 提高单元的写噪 声容限 ; 4) 通过降低整个阵列的 N 阱电压或存储阵列的电源电压来提高存储单元的写操作 稳定性 ; 5) 采用多电源电压技术或自适应电源电压技术来提高存储单元写或读操作的稳 定性。 但这些都是单一的提高读或是写的静态噪声容限, 而且需要增加额外的读、 写辅助电 路, 并以牺牲 SRAM 的性能为代价。
         发明内容 针对 6 管存储单元在纳米级尺度工艺下稳定性变差的问题, 本发明提出了一种可 根据读写操作类型自动调节传输管与下拉管强度的 8 管存储单元。它具有静态噪声容限 大, 稳定性好, 读写速度快等优点。
         结合图 1 是该 8 管存储单元的电路结构所示, 本发明的主要的技术思想是 : 1、 在由上拉 PMOS 管 P1、 上拉 PMOS 管 P2、 下拉 NMOS 管 N1、 下拉 NMOS 管 N2、 传输 NMOS 管 N5 和传输 NMOS 管 N6 构成的, 并连接有存储单元的读写字线 WL 和作为互补位线的位线 BL 与位线 BLB 的标准 6 管存储单元结构上, 增加可调节传输管与下拉管强度的 NMOS 管 N3、 NMOS 管 N4 这两个晶体管,
         其中, N3 的栅极接数据存储结点 QB, 漏极接数据存储结点 Q, 源极则接列选字线 CL ; 而 N4 的栅极接数据存储结点 Q, 漏极接数据存储结点 QB, 源极则同样接列选字线 CL。
         2、 当存储单元执行写操作时, 读写字线 WL 为高, 列选字线 CL 也置为高。如果此时 存储单元执行写 “1” 操作, 即 Q 点存储 “0” , QB 点存储 “1” , 位线 BL 置为 “1” , 位线 BLB 置 为 “0” , 则 NMOS 管 N3 打开, NMOS 管 N4 关断。此时,位线 BL 与列选字线 CL 分别通过传输 管 N5 和 N3 对 Q 点进行充电, 相对于 6 管存储单元的写操作来说, 这相当于增强了传输管 N5 的电流传输能力, 增加了存储单元的写噪声容限, 提高了存储单元写 “0” 操作的稳定性, 并 且传输管 N5 电流传输能力的增强同时也加快了存储单元写 “0” 操作的速度。同理, 当存储 单元进行写 “0” 操作时, NMOS 管 N4 打开, NMOS 管 N3 关断, 传输管 N6 的电流传输能力通过 NMOS 管 N4 得到了增强, 提高了存储单元写 “1“操作的稳定性, 同时加快了存储单元写 “1” 操作的速度。
         3、 当存储单元执行读操作时, 读写字线 WL 为高, 列选字线 CL 置为低。如果存储单 元此时执行读 “0” 操作, 即 Q 点存储 “0” , QB 点存储 “1” , 位线 BL 与 BLB 都预充为高, 则 NMOS 管 N3 打开, NMOS 管 N4 关断。位线 BL 通过 N5、 下拉 NMOS 管 N1 及 NMOS 管 N3 对地进行放 电, 从而将数据 “0” 读出。由于下拉管下拉 NMOS 管 N1 和 NMOS 管 N3 同进对 Q 点进行下拉, 它们对 Q 点的下拉能力远远大于传输管 N5 对 Q 点的电流传输能力, 相对于 6 管存储单元的 读操作来说, 这相当于增强了下拉 NMOS 管 N1 的下拉能力, 降低了读破坏发生的可能性, 增 加了存储单元的读噪声容限, 提高了存储单元读 “0” 操作的稳定性, 并且下拉 NMOS 管 N1 下 拉能力的增强同时也加快了存储单元读 “0” 操作的速度。同理, 当存储单元进行读 “1” 操 作时, NMOS 管 N4 打开, NMOS 管 N3 关断, 下拉 NMOS 管 N2 的下拉能力通过 NMOS 管 N4 得到了 增强, 提高了存储单元读 “1“操作的稳定性, 同时加快了存储单元读 ‘1” 操作的速度。
         4、 当存储单元处于保持状态时, 读写字线 WL 为低, 列选字线 CL 也置为低, 存储单 元通过交叉耦合的反相器进行数据保持。
         本发明的 8 管存储单元主要的技术优势有如下几个方面 : 1、 可以根据存储单元读写操作的类型来自动的调节传输管和下拉管的强度, 增加了存 储单元的静态噪声容限, 提高了存储单元读、 写操作的稳定性。
         2、 不需要额外的辅助电路就能同时增加存储单元读、 写操作的噪声容限, 节约了 面积。
         3、 在提高存储单元稳定性的同时, 也加快了存储单元读、 写操作的速度。 附图说明
         图 1 是本发明的 8 管存储单元的电路结构图。 图 2 是由本发明的 8 管存储单元组成的存储阵列示意图。 图 3 是基于本发明的 8 管存储单元的存储器结构图。具体实施方式
         以下将结合说明书附图, 详细说明自动调节传输管和下拉管强度的 8 管存储单元 的电路结构和工作过程。
         图 1 是本发明的 8 管存储单元的电路结构?;?6 管存储单元结构, 增加两个可调节传输管与下拉管强度的 NMOS 管。上拉 PMOS 管 P1、 P2, 下拉 NMOS 管 N1、 N2 与传输 NMOS 管 N5、 N6 构成标准的 6 管存储单元, WL 为存储单元的读写字线, BL 与 BLB 为一对互补的位 线。NMOS 管 N3、 NMOS 管 N4 为两个增加的晶体管, 其中 NMOS 管 N3 的栅极接数据存储结点 QB, 漏极接数据存储结点 Q, 源极则接列选字线 CL ; 而 NMOS 管 N4 的栅极接数据存储结点 Q, 漏极接数据存储结点 QB, 源极则同样接列选字线 CL。
         当存储单元执行写操作时, 读写字线 WL 为高, 列选字线 CL 也置为高。如果此时存 储单元执行写 “1” 操作, 即 Q 点存储 “0” , QB 点存储 “1” , 位线 BL 置为 “1” , 位线 BLB 置为 “0” , 则 NMOS 管 N3 打开, NMOS 管 N4 关断。此时,位线 BL 与列选字线 CL 分别通过传输管 N5 和 N3 对 Q 点进行充电, 相对于 6 管存储单元的写操作来说, 这相当于增强了传输管 N5 的电 流传输能力, 增加了存储单元的写噪声容限, 提高了存储单元写 “0” 操作的稳定性, 并且传 输管 N5 电流传输能力的增强同时也加快了存储单元写 “0” 操作的速度。同理, 当存储单元 进行写 “0” 操作时, NMOS 管 N4 打开, NMOS 管 N3 关断, 传输管 N6 的电流传输能力通过 NMOS 管 N4 得到了增强, 提高了存储单元写 “1“操作的稳定性, 同时加快了存储单元写 “1” 操作 的速度。
         当存储单元执行读操作时, 读写字线 WL 为高, 列选字线 CL 置为低。如果存储单元 此时执行读 “0” 操作, 即 Q 点存储 “0” , QB 点存储 “1” , 位线 BL 与 BLB 都预充为高, 则 NMOS 管 N3 打开, NMOS 管 N4 关断。位线 BL 通过 N5、 下拉 NMOS 管 N1 及 NMOS 管 N3 对地进行放 电, 从而将数据 “0” 读出。由于下拉管下拉 NMOS 管 N1 和 NMOS 管 N3 同进对 Q 点进行下拉, 它们对 Q 点的下拉能力远远大于传输管 N5 对 Q 点的电流传输能力, 相对于 6 管存储单元的 读操作来说, 这相当于增强了下拉 NMOS 管 N1 的下拉能力, 降低了读破坏发生的可能性, 增 加了存储单元的读噪声容限, 提高了存储单元读 “0” 操作的稳定性, 并且下拉 NMOS 管 N1 下 拉能力的增强同时也加快了存储单元读 “0” 操作的速度。同理, 当存储单元进行读 “1” 操 作时, NMOS 管 N4 打开, NMOS 管 N3 关断, 下拉 NMOS 管 N2 的下拉能力通过 NMOS 管 N4 得到了 增强, 提高了存储单元读 “1“操作的稳定性, 同时加快了存储单元读 ‘1” 操作的速度。
         当 8 管存储单元处于保持状态时, 读写字线 WL 为低, 列选字线 CL 也置为低, 存储 单元通过交叉耦合的反相器进行数据保持。
         综上所述, 8 管存储单元可以根据存储单元读写操作的类型来自动的调节传输管 和下拉管的强度, 增加了存储单元的静态噪声容限, 提高了存储单元读、 写操作的稳定性。 而且不需要额外的辅助电路就能同时增加存储单元读、 写操作的噪声容限, 节约了面积。 在 提高存储单元稳定性的同时, 也加快了存储单元读、 写操作的速度。
         图 2 所示是由 8 管存储单元组成的存储阵列, 每一行存储单元共享一条读写字线 和一条列选字线, 每一列存储单元共享一对互补的位线。 当存储阵列执行写操作时, 读写字 线 WL<0:m> 其中的一根为高电平, 列选字线 CL<0:m> 其中的一根也为高电平, 其余的读写字 线与列选字线全为低电平, 数据通过互补的位线进行写入 ; 当存储阵列执行读操作时, 读写 字线 WL<0:m> 其中的一根为高电平, 其余的读写字线和所有的列选字线都为低电平, 数据 通过互补的位线读出。
         图 3 所示是基于 8 管存储单元的存储器结构图, K 位地址经过译码器后产生 m 条 读写字线和 m 条列选字线, 存储器执行写操作时, 其中一条读写字线和一条列选字线为高, 数据 D<0:n> 经 IO 电路, 驱动互补的位线, 将数据写入。存储器执行读操作时, 其中一条读写字线为高, 所有列选字线为低, 存储的数据经 IO 电路输出 Q<0:n>。
         以上仅是本发明的优选实施方式, 本发明的?;し段Р⒉唤鼍窒抻谏鲜鍪凳├?, 凡属于本发明思路下的技术方案均属于本发明的?;し段?。应当指出, 对于本技术领域的 普通技术人员来说, 在不脱离本发明原理前提下的若干改进和润饰, 应视为本发明的?;?范围。

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