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    重庆时时彩博众平台: 一种并行异步存储器及其数据读取方法.pdf

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    一种 并行 异步 存储器 及其 数据 读取 方法
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    摘要
    申请专利号:

    CN201110247848.0

    申请日:

    2011.08.24

    公开号:

    CN102360568A

    公开日:

    2012.02.22

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 专利权的转移IPC(主分类):G11C 16/02登记生效日:20160608变更事项:专利权人变更前权利人:北京兆易创新科技股份有限公司变更后权利人:合肥格易集成电路有限公司变更事项:地址变更前权利人:100083 北京市海淀区学院路30号科大天工大厦A座12层变更后权利人:230601 安徽省合肥市经济技术开发区明珠广场1幢变更事项:专利权人变更后权利人:北京兆易创新科技股份有限公司|||授权|||著录事项变更IPC(主分类):G11C 16/02变更事项:申请人变更前:北京兆易创新科技有限公司变更后:北京兆易创新科技股份有限公司变更事项:地址变更前:100084 北京市海淀区北京清华科技园学研大厦B座301室变更后:100083 北京市海淀区学院路30号科大天工大厦A座12层|||实质审查的生效IPC(主分类):G11C 16/02申请日:20110824|||公开
    IPC分类号: G11C16/02; G11C16/26 主分类号: G11C16/02
    申请人: 北京兆易创新科技有限公司
    发明人: 刘奎伟; 苏志强
    地址: 100084 北京市海淀区北京清华科技园学研大厦B座301室
    优先权:
    专利代理机构: 北京润泽恒知识产权代理有限公司 11319 代理人: 苏培华;赵娟
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    法律状态
    申请(专利)号:

    CN201110247848.0

    授权公告号:

    |||102360568B|||||||||

    法律状态公告日:

    2016.06.29|||2014.08.20|||2013.04.17|||2012.04.04|||2012.02.22

    法律状态类型:

    专利申请权、专利权的转移|||授权|||著录事项变更|||实质审查的生效|||公开

    摘要

    本申请提供了一种并行异步存储器及其数据读取方法,其中,一种并行异步存储器设置有冗余单元,并且还包括:冗余寄存器,用于记录存储器阵列出错的地址和数据位信息;比较电路,用于在判定为采用正常读操作normal?read读取数据时,比较当次读取地址中的高位地址,以及,冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否一致;若是,则触发译码电路;译码电路,用于确定所述存储器阵列出错的地址中,出错的低位地址和数据位信息;读出电路,用于从当次读取地址中读出数据;替换电路,用于根据所述出错的低位地址和数据位信息,对所述读出数据中相应地址和数据位上的数据,用冗余数据进行替换,形成新的读出数据;寄存器,用于锁存所述新的读出数据。本申请可以提高并行异步存储器page?read的速度,同时不影响并行异步存储器normal?read的速度。

    权利要求书

    1: 一种并行异步存储器, 其特征在于, 所述并行异步存储器中设置有冗余单元, 并且还 包括 : 冗余寄存器, 用于记录存储器阵列出错的地址和数据位信息 ; 比较电路, 用于在判定为采用正常读操作 normal read 读取数据时, 比较当次读取地址 中的高位地址, 以及, 冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否一致 ; 若是, 则触发译码电路 ; 译码电路, 用于确定所述存储器阵列出错的地址中, 出错的低位地址和数据位信息 ; 读出电路, 用于从当次读取地址中读出数据 ; 替换电路, 用于根据所述出错的低位地址和数据位信息, 对所述读出数据中相应地址 和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ; 寄存器, 用于锁存所述新的读出数据。
    2: 如权利要求 1 所述的并行异步存储器, 其特征在于, 还包括 : 输出电路, 用于在判定为采用页读操作 page read 读取数据时, 根据当次读取地址中的 低位地址产生数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据。
    3: 如权利要求 2 所述的并行异步存储器, 其特征在于, 还包括 : 地址切换比较电路, 用于比较当次读取地址和上次读取地址, 若二者的高位地址不一 致, 则判定采用正常读操作 normal read 读取数据 ; 若二者的高位地址一致, 则判定采用页 读操作 page read 读取数据。
    4: 如权利要求 1、 2 或 3 所述的并行异步存储器, 其特征在于, 所述译码电路包括 : 第一地址译码电路, 用于对所述存储器阵列出错地址中的低位地址进行译码, 获得出 错的低位地址信息 ; 数据译码电路, 用于对所述存储器阵列出错的数据位位置信息进行译码, 获得出错的 数据位信息。
    5: 如权利要求 4 所述的并行异步存储器, 其特征在于, 所述读出电路包括 : 读信号产生单元, 用于锁存当次读取地址, 产生读信号 read ; 读操作单元, 用于根据锁存的当次读取地址选中需要读出的存储单元, 并从所述存储 单元中读出数据。
    6: 如权利要求 5 所述的并行异步存储器, 其特征在于, 还包括 : 冗余数据选择单元, 用于选中冗余单元, 从所述冗余单元中读出冗余数据。
    7: 如权利要求 6 所述的并行异步存储器, 其特征在于, 所述输出电路包括 : 第二地址译码电路, 用于锁存当次读取地址, 对所述读取地址中的低位地址进行译 码; 数据选择电路, 用于根据译码后的地址产生字选择信号, 从所述锁存的新读出数据中 选择相应的字并输出。
    8: 一种并行异步存储器的数据读取方法, 其特征在于, 包括 : 在判定为采用正常读操作 normal read 读取数据时, 比较当次读取地址中的高位地址, 以及, 预存的存储器阵列出错的地址中的高位地址是否一致 ; 若是, 则确定所述预存的存储器阵列出错的地址中, 出错的低位地址和数据位信息 ; 从当次读取地址中读出数据, 并根据所述出错的低位地址和数据位信息, 对所述读出 2 数据中相应地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ; 锁存所述新的读出数据。
    9: 如权利要求 8 所述的方法, 其特征在于, 还包括 : 在判定为采用页读操作 page read 读取数据时, 根据当次读取地址中的低位地址产生 数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据。
    10: 如权利要求 8 所述的方法, 其特征在于, 通过以下步骤判定采用正常读操作 normal read 读取数据 : 比较当次读取地址和上次读取地址, 若二者的高位地址不一致, 则判定当次读取地址 为非页内地址 ; 在当次读取地址为非页内地址时, 采用正常读操作 normal read 读取数据。
    11: 如权利要求 9 所述的方法, 其特征在于, 通过以下步骤判定采用页读操作 page read 读取数据 : 比较当次读取地址和上次读取地址, 若二者的高位地址一致, 则判定当次读取地址为 页内地址 ; 在当次读取地址为页内地址时, 采用页读操作 page read 读取数据。
    12: 如权利要求 8、 9、 10 或 11 所述的方法, 其特征在于, 所述确定预存的存储器阵列出 错的地址中, 出错的低位地址和数据位信息的步骤包括 : 对所述预存的存储器阵列出错地址中的低位地址进行译码, 获得出错的低位地址信 息; 对所述预存的存储器阵列出错的数据位位置信息进行译码, 获得出错的数据位信息。
    13: 如权利要求 12 所述的方法, 其特征在于, 所述从当次读取地址中读出数据的步骤 包括 : 锁存当次读取地址, 产生读信号 read ; 根据锁存的当次读取地址选中需要读出的存储单元 ; 从所述存储单元中读出数据。
    14: 如权利要求 13 所述的方法, 其特征在于, 在根据出错的低位地址和数据位信息, 对 所述读出数据中相应地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据的 步骤之前, 还包括 : 选中冗余单元, 从所述冗余单元中读出冗余数据。
    15: 如权利要求 14 所述的方法, 其特征在于, 所述根据当次读取地址中的低位地址产 生数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据的步骤包括 : 锁存当次读取地址, 对所述读取地址中的低位地址进行译码 ; 根据译码后的地址产生字选择信号, 从所述锁存的新读出数据中选择相应的字并输 出。

    说明书


    一种并行异步存储器及其数据读取方法

        技术领域 本申请涉及存储器的技术领域, 特别是涉及一种并行异步存储器以及一种并行异 步存储器的数据读取方法。
         背景技术 并行异步存储器一般有两种读模式 : 正常读操作 (normal read) 和页读操作 (page read), 其中, normal read 是指地址或芯片使能触发的读取操作 ; page read 是指 normal read 后, 仅页内地址 (ADR) 变化触发的读取操作, 需要快速的数据输出。 page read 速度远快于 normal read, 例如, page read 的速度为 25ns, normal read 的速度为 70ns。
         随着存储器容量的增加, 为了提高产品良率, 芯片上都带有冗余单元 (redundancy cell), 用于修复存储阵列 (main array) 中的失效单元。在数据读出的过程中, 首先判断读 出地址是否有数据被修复, 如果有数据被修复, 在读出过程中就需要用冗余单元替换掉失 效单元, 然后读出数据。
         下面以带冗余单元的 16bit 并行输入输出数据的存储器芯片为例进行说明, 其冗 余单元可纠正 16 位数据中的 2 位错误数据。
         读操作过程中, 存储器芯片内部每次读取 1 个页 (page), 1 个页包括 8 个字, 每个 字包括 16 位数据, 也就是说, 存储器芯片内部每次读取 128 位数据, 把数据锁存在寄存器 中, 然后, 通过页内地址 ADR<2:0> 选择页内的字, 输出需要读取的 16 位数据。
         采用带冗余单元的存储器芯片, 读操作过程中, 芯片内部每次读取 128 位数据和 2 位冗余数据。在读出的过程中, 先判断读取的地址是否需要替换。如果不需要替换, 直接根 据地址选择 128 位中的 16 位数据输出 ; 如果需要替换, 则需要根据芯片内部记录的冗余信 息, 用冗余数据替换 16 位数据中的错误数据, 产生新的数据再输出。
         以上现有技术中的冗余数据的替换过程将不可避免地影响数据的读出速度, 特别 是 page read 的速度。
         因此, 目前需要本领域技术人员迫切解决的一个技术问题就是 : 如何提高并行异 步存储器 page read 的速度, 同时不影响并行异步存储器 normal read 的速度。
         发明内容 本申请所要解决的技术问题是提供一种并行异步存储器以及一种并行异步存储 器的数据读取方法, 用以提高并行异步存储器 page read 的速度, 同时不影响并行异步存储 器 normal read 的速度。
         为了解决上述问题, 本申请公开了一种并行异步存储器, 所述并行异步存储器中 设置有冗余单元, 并且还包括 :
         冗余寄存器, 用于记录存储器阵列出错的地址和数据位信息 ;
         比较电路, 用于在判定为采用正常读操作 normal read 读取数据时, 比较当次读取 地址中的高位地址, 以及, 冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否
         一致 ; 若是, 则触发译码电路 ;
         译码电路, 用于确定所述存储器阵列出错的地址中, 出错的低位地址和数据位信 息;
         读出电路, 用于从当次读取地址中读出数据 ;
         替换电路, 用于根据所述出错的低位地址和数据位信息, 对所述读出数据中相应 地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ;
         寄存器, 用于锁存所述新的读出数据。
         优选的是, 所述的并行异步存储器, 还包括 :
         输出电路, 用于在判定为采用页读操作 page read 读取数据时, 根据当次读取地 址中的低位地址产生数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数 据。
         优选的是, 所述的并行异步存储器, 还包括 :
         地址切换比较电路, 用于比较当次读取地址和上次读取地址, 若二者的高位地址 不一致, 则判定采用正常读操作 normal read 读取数据 ; 若二者的高位地址一致, 则判定采 用页读操作 page read 读取数据。
         优选的是, 所述译码电路包括 :
         第一地址译码电路, 用于对所述存储器阵列出错地址中的低位地址进行译码, 获 得出错的低位地址信息 ;
         数据译码电路, 用于对所述存储器阵列出错的数据位位置信息进行译码, 获得出 错的数据位信息。
         优选的是, 所述读出电路包括 :
         读信号产生单元, 用于锁存当次读取地址, 产生读信号 read ;
         读操作单元, 用于根据锁存的当次读取地址选中需要读出的存储单元, 并从所述 存储单元中读出数据。
         优选的是, 所述的并行异步存储器, 还包括 :
         冗余数据选择单元, 用于选中冗余单元, 从所述冗余单元中读出冗余数据。
         优选的是, 所述输出电路包括 :
         第二地址译码电路, 用于锁存当次读取地址, 对所述读取地址中的低位地址进行 译码 ;
         数据选择电路, 用于根据译码后的地址产生字选择信号, 从所述锁存的新读出数 据中选择相应的字并输出。
         本申请还提供了一种并行异步存储器的数据读取方法, 包括 :
         在判定为采用正常读操作 normal read 读取数据时, 比较当次读取地址中的高位 地址, 以及, 预存的存储器阵列出错的地址中的高位地址是否一致 ;
         若是, 则确定所述预存的存储器阵列出错的地址中, 出错的低位地址和数据位信 息;
         从当次读取地址中读出数据, 并根据所述出错的低位地址和数据位信息, 对所述 读出数据中相应地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ;
         锁存所述新的读出数据。优选的是, 所述的方法, 还包括 :
         在判定为采用页读操作 page read 读取数据时, 根据当次读取地址中的低位地址 产生数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据。
         优选的是, 通过以下步骤判定采用正常读操作 normal read 读取数据 :
         比较当次读取地址和上次读取地址, 若二者的高位地址不一致, 则判定当次读取 地址为非页内地址 ;
         在当次读取地址为非页内地址时, 采用正常读操作 normal read 读取数据。
         优选的是, 通过以下步骤判定采用页读操作 page read 读取数据 :
         比较当次读取地址和上次读取地址, 若二者的高位地址一致, 则判定当次读取地 址为页内地址 ;
         在当次读取地址为页内地址时, 采用页读操作 page read 读取数据。
         优选的是, 所述确定预存的存储器阵列出错的地址中, 出错的低位地址和数据位 信息的步骤包括 :
         对所述预存的存储器阵列出错地址中的低位地址进行译码, 获得出错的低位地址 信息 ;
         对所述预存的存储器阵列出错的数据位位置信息进行译码, 获得出错的数据位信息。 优选的是, 所述从当次读取地址中读出数据的步骤包括 :
         锁存当次读取地址, 产生读信号 read ;
         根据锁存的当次读取地址选中需要读出的存储单元 ;
         从所述存储单元中读出数据。
         优选的是, 在根据出错的低位地址和数据位信息, 对所述读出数据中相应地址和 数据位上的数据, 用冗余数据进行替换, 形成新的读出数据的步骤之前, 还包括 :
         选中冗余单元, 从所述冗余单元中读出冗余数据。
         优选的是, 所述根据当次读取地址中的低位地址产生数据选择信号, 从所述锁存 的新读出数据中选择并输出相应位数的数据的步骤包括 :
         锁存当次读取地址, 对所述读取地址中的低位地址进行译码 ;
         根据译码后的地址产生字选择信号, 从所述锁存的新读出数据中选择相应的字并 输出。
         与现有技术相比, 本申请具有以下优点 :
         本申请在 normal read 过程中, 读取存储器阵列中的数据和冗余判断过程同时进 行, 获得存储数据的同时, 获得出错的页内地址和出错的数据位, 随后完成冗余单元对存储 阵列中读出数据的替换, 并把数据锁存在寄存器中, 在随后的 page read 过程中, 直接从寄 存器中读出数据, 去掉了冗余判断和替换过程, 从而提高 page read 速度。
         附图说明
         图 1 是本申请的一种并行异步存储器实施例 1 的结构图 ;
         图 2 是本申请的一种并行异步存储器实施例 2 的结构图 ;
         图 3 是本申请的一种并行异步存储器的数据读取方法实施例的步骤流程图 ;图 4 是本申请的一种 normal read 过程的信号波形示意图 ; 图 5 是本申请的一种 page read 过程的信号波形示意图。具体实施方式
         为使本申请的上述目的、 特征和优点能够更加明显易懂, 下面结合附图和具体实 施方式对本申请作进一步详细的说明。
         现有技术在 normal read、 page read 两种读模式下, 如果数据被修复, 均会进行替 换操作, 替换操作将引起 page read 变慢。本申请实施例的核心构思之一在于, 在 normal read 时, 完成冗余单元对存储阵列中读出数据的替换, 并把数据锁存在寄存器中, 在 page read 时, 直接从寄存器中读出数据, 从而提高 page read 速度。
         参考图 1, 示出了本申请的一种并行异步存储器实施例 1 的结构图, 在本申请实施 例中, 所述并行异步存储器中设置有冗余单元, 具体还可以包括 :
         冗余寄存器 101, 用于记录存储器阵列出错的地址和数据位信息 ;
         比较电路 102, 用于在判定为采用正常读操作 normal read 读取数据时, 比较当次 读取地址中的高位地址, 以及, 冗余寄存器 101 中记录的存储器阵列出错的地址中的高位 地址是否一致 ; 若是, 则触发译码电路 103 ;
         译码电路 103, 用于确定所述存储器阵列出错的地址中, 出错的低位地址和数据位信息 ; 读出电路 104, 用于从当次读取地址中读出数据 ;
         替换电路 105, 用于根据所述出错的低位地址和数据位信息, 对所述读出数据中相 应地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ;
         寄存器 106, 用于锁存所述新的读出数据。
         在本申请实施例中, 所述存储阵列即存储单元阵列, 所述存储阵列由许多存储单 元 (cell) 排列而成, 每个存储单元能存放 1 位二值代码 (0 或 1), 每一个或一组存储单元 有一个对应的地址代码。 存储阵列中的每个存储单元都与其它单元在行和列上共享电学连 接, 其中垂直方向的连线称为 “字线” (WL), 而水平方向的数据流入和流出存储单元的连线 称为 “位线” (BL)。通过输入的地址可选择特定的字线和位线, 字线和位线的交叉处就是被 选中的存储单元, 每一个存储单元都是按这种方法被唯一选中, 然后再对其进行读操作。
         在本申请的一种优选实施例中, 所述并行异步存储器还可以包括输出电路 107, 用 于在判定为采用页读操作 page read 读取数据时, 根据当次读取地址中的低位地址产生数 据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据。
         在具体实现中, 所述并行异步存储器中还可以包括地址切换比较电路, 用于比较 当次读取地址和上次读取地址, 若二者的高位地址不一致, 则判定采用正常读操作 normal read 读取数据 ; 若二者的高位地址一致, 则判定采用页读操作 page read 读取数据。
         参考图 2, 示出了本申请的一种并行异步存储器实施例 2 的结构图, 在本申请实施 例中, 所述并行异步存储器中设置有冗余单元, 具体还可以包括 :
         冗余寄存器 201, 用于记录存储器阵列出错的地址和数据位信息 ;
         比较电路 202, 与所述冗余寄存器 201 连接, 用于在判定为采用正常读操作 normal read 读取数据时, 比较当次读取地址中的高位地址, 以及, 冗余寄存器 201 中记录的存储器
         阵列出错的地址中的高位地址是否一致 ; 若是, 则触发第一地址译码电路 203 和数据译码 电路 204 ;
         第一地址译码电路 203, 用于对所述存储器阵列出错地址中的低位地址进行译码, 获得出错的低位地址信息 ;
         数据译码电路 204, 用于对所述存储器阵列出错的数据位位置信息进行译码, 获得 出错的数据位信息。
         读出电路 205, 用于从当次读取地址中读出数据 ;
         在具体实现中, 所述读出电路 205 具体可以包括以下单元 :
         读信号产生单元, 用于锁存当次读取地址, 产生读信号 read ;
         读操作单元, 用于根据锁存的当次读取地址选中需要读出的存储单元, 并从所述 存储单元中读出数据。
         替换电路 206, 用于根据所述出错的低位地址和数据位信息, 对所述读出数据中相 应地址和数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ;
         在具体实现中, 所述冗余数据可以通过冗余数据选择单元选中冗余单元, 从所述 冗余单元中读出。 寄存器 207, 用于锁存所述新的读出数据。
         第二地址译码电路 208, 用于锁存当次读取地址, 对所述读取地址中的低位地址进 行译码 ;
         数据选择电路 209, 用于根据译码后的地址产生字选择信号, 从所述锁存的新读出 数据中选择相应的字并输出。
         下面以带冗余单元的 16bit 并行输入输出数据的存储器芯片为例进行说明, 其冗 余单元可纠正 16 位数据中的 2 位错误数据。
         读操作过程中, 存储器芯片内部每次读取 1 个页 (page), 1 个页包括 8 个字, 每个 字包括 16 位数据, 也就是说, 存储器芯片内部每次读取 128 位数据, 然后, 通过页内地址 ADR<2:0>( 低位地址 ) 选择页内的字, 输出需要读取的 16 位数据。
         应用本实施例, 比较电路比较当次读取地址 ( 仅比较高位地址, 不包括页内地址 ADR<2:0>) 和冗余寄存器记录的相应的高位地址, 判断该页数据中是否包括需要修复的数 据, 若以上两个高位地址不一致, 则说明该页数据不需要修复, 若两个高位地址一致, 则说 明该页数据需要修复。
         在所述两个高位地址不一致的情况下, 第一地址译码电路和数据译码电路不动 作; 在所述两个高位地址一致的情况下, 第一地址译码电路和数据译码电路动作, 译码得到 出错的页内地址和出错的数据位。
         在所述两个高位地址不一致的情况下, 替换电路不动作, 128 位读出数据直接被锁 存, 获得 128 位输出数据 ; 在所述两个高位地址一致的情况下, 替换电路根据出错的页内地 址和出错的数据位信息, 确定 128 位读出数据中的出错数据, 用冗余数据替换, 产生 128 位 输出数据并锁存到寄存器中。
         在随后的 page read 过程中, 确认是页内地址后, 由于芯片内部的 128 位输出数据 已准备好, 可以直接用第二地址译码单元对读取地址中的页内地址进行译码, 控制数据选 择电路选择需要读出的 16 位数据。
         参考图 3, 示出了本申请的一种并行异步存储器的数据读取方法实施例的步骤流 程图, 具体可以包括以下步骤 :
         步骤 301、 在判定为采用正常读操作 normal read 读取数据时, 比较当次读取地址 中的高位地址, 以及, 预存的存储器阵列出错的地址中的高位地址是否一致 ; 若是, 则执行 步骤 302 ;
         在本申请的一种优选实施例中, 可以通过以下子步骤判定采用正常读操作 normal read 读取数据 :
         子步骤 S11、 比较当次读取地址和上次读取地址, 若二者的高位地址不一致, 则判 定当次读取地址为非页内地址 ;
         子步骤 S 12、 在当次读取地址为非页内地址时, 采用正常读操作 normal read 读 取数据。
         例如, 假设上次的读取地址为 A0<19:0>, 本次读取地址为 A<19:0>, 其高位地址和 低位地址分别为 <19:3> 和 <2:0>。比较 A0<19:3> 和 A<19:3>, 如果两者不同, 则判定为采 用 normal read 模式。
         步骤 302、 确定所述预存的存储器阵列出错的地址中, 出错的低位地址和数据位信 息;
         在本申请的一种优选实施例中, 所述步骤 302 可以包括如下子步骤 :
         子步骤 S21、 对所述预存的存储器阵列出错地址中的低位地址进行译码, 获得出错 的低位地址信息 ;
         子步骤 S22、 对所述预存的存储器阵列出错的数据位位置信息进行译码, 获得出错 的数据位信息。
         步骤 303、 从当次读取地址中读出数据 ;
         在本申请的一种优选实施例中, 所述步骤 303 可以包括如下子步骤 :
         子步骤 S31、 锁存当次读取地址, 产生读信号 read ;
         子步骤 S32、 根据锁存的当次读取地址选中需要读出的存储单元 ;
         子步骤 S33、 从所述存储单元中读出数据。
         步骤 304、 根据所述出错的低位地址和数据位信息, 对所述读出数据中相应地址和 数据位上的数据, 用冗余数据进行替换, 形成新的读出数据 ;
         在具体实现中, 所述冗余数据可以通过选中冗余单元, 从所述冗余单元中读出。
         步骤 305、 锁存所述新的读出数据。
         步骤 306、 在判定为采用页读操作 page read 读取数据时, 根据当次读取地址中的 低位地址产生数据选择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据。
         在具体实现中, 可以通过以下子步骤判定采用页读操作 page read 读取数据 :
         子步骤 S61、 比较当次读取地址和上次读取地址, 若二者的高位地址一致, 则判定 当次读取地址为页内地址 ;
         子步骤 S62、 在当次读取地址为页内地址时, 采用页读操作 page read 读取数据。
         例如, 假设上次的读取地址为 A0<19:0>, 本次读取地址为 A<19:0>, 其高位地址和 低位地址分别为 <19:3> 和 <2:0>。比较 A0<19:3> 和 A<19:3>, 如果两者相同, 则判定为采 用 page read 模式。在本申请的一种优选实施例中, 所述根据当次读取地址中的低位地址产生数据选 择信号, 从所述锁存的新读出数据中选择并输出相应位数的数据的步骤具体可以包括如下 子步骤 :
         子步骤 S63、 锁存当次读取地址, 对所述读取地址中的低位地址进行译码 ;
         子步骤 S64、 根据译码后的地址产生字选择信号, 从所述锁存的新读出数据中选择 相应的字并输出。
         参考图 4 所示的 normal read 过程的信号波形示意图, 读取地址 (ADR) 变化触 发 ATD( 地址转换检测 ) 信号 ; ATD 上升沿之后, 判断不是 page 内的地址, page 选中信号 (Page_hit = 0) 不变, 敏感放大器关闭信号 (Dis_sa = 0) 不变 ; ATD 下升沿之后, 发出读 信号 (read), ADR 被锁存为 LADR, 用于数据读取 ; 随后内部电路同时做如下的动作 : 1) 执行 替换过程, 如果被修复, 则获得出错的页内地址和出错的数据位, 发出冗余选中信号 (Red_ hit), 等待存储器阵列中的数据读出, 2) 根据 LADR 选中需要读出的存储单元, 打开敏感放 大器的控制信号 (SA_EN), 输出存储单元中的 128 位数据和冗余数据 ; 存储器阵列中的数据 读出后, 关闭 SA_EN, 输出控制信号 Rdout_en 有效, 根据获得的出错页内地址和出错数据位 对 128 位读出数据进行替换并锁存 ; 根据 LADR 中的页内地址产生字选择信号 (WD_sel), 用 于选择最终输出的字, 输出正确的 16 位数据。 参考图 5 所示的 page read 过程的信号波形示意图, 读取地址 (ADR) 变化触发 ATD 信号 ; ATD 上升沿之后, 判断是 page 内的地址, Page_hit = 1, Dis_sa = 1, 用于阻止随后的 冗余判断和替换电路以及内部读取电路的工作 ; ATD 下升沿之后, ADR 被锁存为 LADR, 用于 数据读取 ; 随后由于 Page_hit = 1 和 Dis_sa = 1, 可直接根据 LADR 中的页内地址产生字 选择信号 (WD_sel), 选择需要输出的字, 输出正确的 16 位数据。
         当然, 上述图 4 和图 5 中的信号高低电平仅仅作为一种用于说明本申请实施例的 示例, 在实际中, 可以采用高电平控制也可以采用低电平控制, 本申请对此不作限制。
         为使本领域技术人员更好地理解本申请, 以下通过一个具体例子来说明应用本申 请实施例的 normal read 和 page read 过程。
         假设上次的读取地址为 A0<19:0>, 本次读取地址为 A<19:0>, 其高位地址和低位 地址分别为 <19:3> 和 <2:0>。ATD 上升沿后, 比较 A0<19:3> 和 A<19:3>, 如果两者不同, 则 为 normal read 模式, page 选中信号 (Page_hit = 0) 不变, 敏感放大器关闭信号 (Dis_sa = 0) 不变 ; 如果两者相同, 则为 page read 模式, Page_hit 由 0 变为 1, Dis_sa 由 0 变为 1。 ATD 下降沿锁存 page_hit 和 dis_sa。
         在 normal read 模式, ATD 下降沿后, 读取地址 A<19:0> 被锁存为 LA<19:0>, 发出读 信号 (read), 用于数据读取 ; 随后内部电路同时做如下的动作 : 1) 比较读取地址 LA<19:3> 和冗余寄存器中的地址, 如果读取地址是被修复的, 则获得出错的页内地址和出错的数据 位, 发出冗余选中信号 (Red_hit), 等待存储器阵列中的数据读出, 2) 根据 LA<19:3> 选中需 要读出的存储单元, 打开敏感放大器的控制信号 (SA_EN), 输出存储单元中的 128 位数据和 冗余数据 ; 存储器阵列中的数据读出后, 关闭 SA_EN, 输出控制信号 Rdout_en 有效, 根据获 得的出错页内地址和出错数据位对 128 位读出数据进行替换并锁存 ; 根据 LA 中的页内地址 LA<2:0> 产生字选择信号 (WD_sel), 用于选择最终输出的字, 输出正确的 16 位数据。
         在 page read 模式, ATD 下升沿之后, 读取地址 A<19:0> 被锁存为 LA<19:0>, 用于
         数据读取 ; 随后由于 Page_hit = 1 和 Dis_sa = 1, 可直接根据 LA 中的页内地址 LA<2:0> 产 生字选择信号 (WD_sel), 选择需要输出的字, 输出正确的 16 位数据。
         本申请实施例在 normal read 过程中, 读取存储器阵列中的数据和冗余判断过程 同时进行, 获得存储数据的同时, 获得出错的页内地址和出错的数据位, 随后进行替换并锁 存, 不影响其读取速度, 在随后的 pageread 时可直接从寄存器中读出数据, 去掉了冗余判 断和替换过程, 从而提高了 page read 速度。
         本说明书中每个实施例重点说明的都是与其他实施例的不同之处, 各个实施例之 间相同相似的部分互相参见即可。
         以上对本申请所提供的一种并行异步存储器以及一种并行异步存储器的数据读 取方法进行了详细介绍, 本文中应用了具体个例对本申请的原理及实施方式进行了阐述, 以上实施例的说明只是用于帮助理解本申请的方法及其核心思想 ; 同时, 对于本领域的一 般技术人员, 依据本申请的思想, 在具体实施方式及应用范围上均会有改变之处, 综上所 述, 本说明书内容不应理解为对本申请的限制。

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    本文标题:一种并行异步存储器及其数据读取方法.pdf
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