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    推广重庆时时彩犯法吗: 一种混合数制加法器.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN200910235718.8

    申请日:

    2009.10.22

    公开号:

    CN101710271A

    公开日:

    2010.05.19

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 7/50申请日:20091022|||公开
    IPC分类号: G06F7/50 主分类号: G06F7/50
    申请人: 北京时代民芯科技有限公司; 中国航天科技集团公司第九研究院第七七二研究所
    发明人: 车德亮; 张奇荣
    地址: 100076 北京市丰台区东高地四营门北路2号
    优先权:
    专利代理机构: 中国航天科技专利中心 11009 代理人: 安丽
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN200910235718.8

    授权公告号:

    101710271B||||||

    法律状态公告日:

    2012.02.15|||2010.07.07|||2010.05.19

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    一种混合数制加法器主要由多个四位混合加法器单元构成,每个混合加法器单元包括一个输入数据选通器、一个操作数a数据锁存控制器、一个操作数b数据锁存控制器、一个四位加法器、一个数制进位合成器、一个数值溢出判断器、一个数制规格化器和一个混合数制四位运算结果选通器。本发明可实现单拍的二进制运算和三拍的BCD码表示的十进制数运算,采用硬件方法可实现不同数制的运算,避免了软件数制转换,提高了混合数制的运算效率,该混合数制加法器计算位数可根据计算需求进行灵活的扩展,该加法器结构简单,面积小,功耗低,便于在芯片上实现,实用性强。

    权利要求书

    1: 一种混合数制加法器,其特征在于:由n个四位混合加法器单元构成,每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器,四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端,输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位操作数b进行选通,输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端和操作数b数据锁存控制器的输入端,操作数a数据锁存控制器和操作数b数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作数b进行锁存,操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端,其中操作数a数据锁存控制器的锁存结果接入四位加法器的四位操作数输入a端,操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入b端,四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算,四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端,四位加法器的运算进位输出接入数制进位合成器的输入端,数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信号,十进制数BCD码溢出信号接入数制规格化器和数制进位合成器,数制规格化器根据十进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准BCD码的数制规格化数,数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通,数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端,数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端,混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果,其中n为自然数。
    2: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述输入数据选通器为4位并行结构,每位结构相同,其中一位的结构包括:第一二输入与门、第二二输入与门、第三二输入与门、第四二输入与门、第一非门、第二非门、第三非门、二输入与非门、二输入或门、第一二输入选择器和第二二输入选择器,执行周期计数控制信号的低位接第一二输入与门的一个输入端,执行周期计数控制信号的高位通过第一非门接第一二输入与门的另一个输入端,第一二输入与门的输出端接第二二输入与门的一个输入端,数制控制信号接第二二输入与门的另一个输入端,第二二输入与门的输出端接第一二输入选择器的AS控制端,执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端,数制控制信号通过第二非门接二输入或门的一个输入端,二输入与非门的输出端接二输入或门的另一个输入端,二输入或门的输出端接第二二输入选择器的AS控制端和第一二输入选择器的BS控制端,执行周期计数控制信号的高位接第三二输入与门的一个输入端,执行周期计数控制信号的低位通过第三非门接第三二输入与门的另一个输入端,第三二输入与门的输出端接第四二输入与门的一个输入端,数制控制信号接第四二输入与门的另一个输入端,第四二输入与门的输出端接第二二输入选择器的BS控制端,其中一位操作数a接第一二输入选择器的B数据端,与操作数a相同位的操作数b接第二二输入选择器的A数据端,与操作数a相同位的数制规格化数接第一二输入选择器的A数据端和第二二输入选择器的B数据 端,第一二输入选择器的输出为选通的a操作数,第二二输入选择器的输出为选通的b操作数。
    3: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述操作数a数据锁存控制器和操作数b数据锁存控制器的结构相同,均为4位并行结构,每位的结构包括:第一二输入与门、第二二输入与门、第三二输入与门、第一反相器、第二反相器、第三反相器、二输入或门、二输入或非门、二输入选择器和触发器,数制控制信号的非接二输入选择器的AS控制端,数制控制信号接二输入选择器的BS控制端,选通的操作数分别接二输入选择器的A数据端和触发器的D数据端,执行周期计数控制信号的低位接第二二输入与门和第三二输入与门的一个输入端,执行周期计数控制信号通过第二反相器接第一二输入与门的一个输入端,执行周期计数控制信号的高位通过第三反相器接第一二输入与门和第三二输入与门的另一个输入端,执行周期计数控制信号的高位接第二二输入与门的另一个输入端,第一二输入与门与第二二输入与门的输出接二输入或门的两个输入端,二输入或门的输出接触发器的时钟端,触发器的输出通过第一反相器接二输入或非门的一个输入端,第三二输入与门的输出接二输入或非门的另一个输入端,二输入或非门的输出接二输入选择器的B数据端,二输入选择器的输出为锁存后的操作数。
    4: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述四位加法器的结构包括:第一全加器、第二全加器、第三全加器、第四全加器、四输入或非门、反相器和二输入选择器,第一全加器、第二全加器、第三全加器和第四全加器按行波进位连接,锁存a数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的A数据输入端,锁存b数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的B数据输入端,低一级的进位合成信号接第一全加器的进位输入端C和二输入选择器的B数据端,第一全加器的进位输出端CA接第二全加器的进位输入端C,第二全加器的进位输出端CA接第三全加器的进位输入端C,第三全加器的进位输出端CA接第四全加器的进位输入端C,第四全加器的进位输出端CA接二输入选择器的A数据端,第一全加器、第二全加器、第三全加器和第四全加器的四个进位传递信号端PN接四输入或非门的四个输入端,四输入或非门的输出分别接二输入选择器的AS控制端和反相器的输入端,反相器的输出接二输入选择器的BS控制端,第一全加器、第二全加器、第三全加器和第四全加器的S端输出四位运算结果,二输入选择器的输出为四位加法器的进位信号。
    5: 根据权利要求4所述的一种混合数制加法器,其特征在于:所述全加器的结构包括:二输入或非门、第一二输入与非门、第二二输入与非门、第三二输入与非门、第四二输入与非门、第五二输入与非门、第一二输入或门、第二二输入或门、第一反相器和第二反相器,A数据输入端和B数据输入端作为二输入或非门的两个输入,二输入或非门的输出为进位传递信号端PN,同时A数据输入端和B数据输入端作为第一二输入与非门的两个输入,第一二输入与非门的输出为进位产生信号端GN,A数据输入端和B数据输入端作为第一二输入或门的两个输入,第一二输入或门的输出和第一二输入与非门的输出接第二二输入与非门的两个输入,第二二输入与非门的输出为半加运算结果,半加运算结果接第一反相器的输入,第一反相器的输出接第二二输入或门和第三二输入与非门的一个输入端,进位输入端C接第二二输入或门和第三二输入与非门的另一个输入,第二二输入或门的输出和第三二输入与非门的输出接第四二输入与非门的两个输入,第四二输入与非门的输出接第二反相器的 输入,第二反相器的输出为全加器的运算结果,第一二输入与非门的输出和第三二输入与非门的输出接第五二输入与非门的两个输入,第五二输入与非门的输出为全加器的进位输出端CA。
    6: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述数值溢出判断器的结构包括:二输入或门、二输入与非门和反相器,四位加法器第二位和第三位的运算结果接二输入或门的两个输入端,四位加法器最高位运算结果和二输入或门的输出接二输入与非门的两个输入端,二输入与非门的输出通过反相器后得到十进制数BCD码溢出信号。
    7: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述数制进位合成器的结构包括:二输入选择器和反相器,数制控制信号分别接二输入选择器的AS控制端和反相器的输入端,反相器的输出接二输入选择器的BS控制端,十进制数BCD码溢出信号接二输入选择器的A数据端,四位加法器的进位信号接二输入选择器的B数据端,二输入选择器的输出为本级混合加法器单元的进位合成信号。
    8: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述数制规格化器的结构包括:第一全加器、第二全加器和异或门,四位加法器的最低位运算结果直接输出为十进制规格化数的最低位,四位加法器的第二位运算结果接入第一全加器的A输入端,四位加法器的第三位运算结果接入第二全加器的A数据端,十进制数BCD码溢出信号接第一全加器、第二全加器的B数据端,第一全加器的进位输入端C接地,第一全加器的进位输出端CA接第二全加器的进位输入端C,第二全加器的进位输出端CA和四位加法器的最高位运算结果分别接异或门的两个输入端,异或门的输出为十进制规格化数的最高位,第一全加器的运算结果输出为十进制规格化数的第二位,第二全加器的运算结果输出为十进制规格化数的第三位。
    9: 根据权利要求1所述的一种混合数制加法器,其特征在于:所述混合数制四位运算结果选通器为四位并行结构,每位结构相同,其中一位的结构包括:第一反相器、第二反相器、第一二输入与门、第二二输入与门和二输入选择器,数制控制信号接第二反相器的输入,第二反相器的输出接二输入选择器的AS控制端,执行周期计数控制信号的低位接第一反相器的输入,第一反相器的输出和执行周期计数控制信号的高位接第一二输入与门的两个输入端,第一二输入与门的输出与数制控制信号接第二二输入与门的两个输入端,第二二输入与门的输出接二输入选择器的BS控制端,四位加法器的其中一位运算结果接二输入选择器的A数据端,与四位加法器的运算结果相同位的十进制规格化数接二输入选择器的B数据端,二输入选择器的输出为混合加法器单元的一位运算结果。

    说明书


    一种混合数制加法器

        【技术领域】

        本发明涉及一种混合数制加法器,特别涉及到一种混合数制加法器的实现方法和具体硬件的结构,可用于嵌入式处理器、控制器以及专用soc中的运算器的设计和制造。

        背景技术

        混合数制运算应用非常广泛,例如:预付费的电子电表、电子水表、电子医疗设备CT、电子血压计等众多电子产品中,都存在混合数制运算与转换的问题,运算主要是二进制运算,传统的办法是通过软件完成,这种方式处理效率低,而且不利于嵌入式应用系统的开发与维护。在处理器、控制器以及专用soc迅猛发展的今天,面对嵌入式系统应用开发周期越来越短、可靠性要求越来越高、处理速度要求越来越快的市场需求驱动下,集成混合数制运算功能于一个单芯片已成为嵌入式处理器、嵌入式控制器以及专用soc产品提供商的不二选择??墒?,特殊功能运算器的设计一直是国外封锁的核心技术,公开发表的文献中也鲜有明确、详尽的实现方法与结构的报道。

        【发明内容】

        本发明的技术解决问题:克服现有技术的不足,提供了一种混合数制加法器,本发明的混合加法器单元结构面积小、运算功耗低,便于在芯片上实现,可根据计算需要对加法器计算位数进行灵活扩展,能够实现二进制运算和BCD码表示的十进制数运算。

        本发明的技术解决方案:一种混合数制加法器,由n个四位混合加法器单元构成,每个混合加法器单元包括输入数据选通器、操作数a数据锁存控制器、操作数b数据锁存控制器、四位加法器、数制进位合成器、数值溢出判断器、数制规格化器、混合数制四位运算结果选通器,四位操作数a和四位操作数b分别接入输入数据选通器的数据输入端,输入数据选通器在数制控制信号和执行周期计数控制信号的控制下对输入的四位操作数a和四位操作数b进行选通,输入数据选通器的选通结果传输至操作数a数据锁存控制器的输入端和操作数b数据锁存控制器的输入端,操作数a数据锁存控制器和操作数b数据锁存控制器在数制控制信号和执行周期计数控制信号的控制下对选通的四位操作数a和四位操作数b进行锁存,操作数a数据锁存控制器和操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入端,其中操作数a数据锁存控制器的锁存结果接入四位加法器的四位操作数输入a端,操作数b数据锁存控制器的锁存结果接入四位加法器的四位操作数输入b端,四位加法器对锁存的四位操作数a和四位操作数b进行四位二进制数加法运算,四位加法器的四位运算结果分别接入数值溢出判断器、数制规格化器和混合数制四位运算结果选通器的输入端,四位加法器的运算进位输出接入数制进位合成器的输入端,数值溢出判断器根据四位加法器的四位运算结果进行数值溢出判断输出十进制数BCD码溢出信号,十进制数BCD码溢出信号接入数制规格化器和数制进位合成器,数制规格化器根据十进制数BCD码溢出信号将四位加法器的四位运算结果通过十进制规格化操作转变成标准BCD码的数制规格化数,数制进位合成器根据数制控制信号对四位加法器的运算进位和十进制数BCD码溢出信号进行选通,数制进位合成器的输出作为本级混合加法器单元的进位输出接入相邻高位混合加法器单元中四位加法器中的进位输入端,数制规格化器输出的数制规格化数接入混合数制四位运算结果选通器和输入数据选通器的选择输入端,混合数制四位运算结果选通器在数制控制信号和执行周期计数控制信号的控制下对四位加法器的四位输出结果和数制规格化数进行选通输出本级混合加法器单元的四位运算结果,其中n为自然数。

        所述输入数据选通器为4位并行结构,每位结构相同,其中一位的结构包括:第一二输入与门、第二二输入与门、第三二输入与门、第四二输入与门、第一非门、第二非门、第三非门、二输入与非门、二输入或门、第一二输入选择器和第二二输入选择器,执行周期计数控制信号的低位接第一二输入与门的一个输入端,执行周期计数控制信号的高位通过第一非门接第一二输入与门的另一个输入端,第一二输入与门的输出端接第二二输入与门的一个输入端,数制控制信号接第二二输入与门的另一个输入端,第二二输入与门的输出端接第一二输入选择器的AS控制端,执行周期计数控制信号的低位与高位作为二输入与非门的两个输入端,数制控制信号通过第二非门接二输入或门的一个输入端,二输入与非门的输出端接二输入或门地另一个输入端,二输入或门的输出端接第二二输入选择器的AS控制端和第一二输入选择器的BS控制端,执行周期计数控制信号的高位接第三二输入与门的一个输入端,执行周期计数控制信号的低位通过第三非门接第三二输入与门的另一个输入端,第三二输入与门的输出端接第四二输入与门的一个输入端,数制控制信号接第四二输入与门的另一个输入端,第四二输入与门的输出端接第二二输入选择器的BS控制端,其中一位操作数a接第一二输入选择器的B数据端,与操作数a相同位的操作数b接第二二输入选择器的A数据端,与操作数a相同位的数制规格化数接第一二输入选择器的A数据端和第二二输入选择器的B数据端,第一二输入选择器的输出为选通的a操作数,第二二输入选择器的输出为选通的b操作数。

        所述操作数a数据锁存控制器和操作数b数据锁存控制器的结构相同,均为4位并行结构,每位的结构包括:第一二输入与门、第二二输入与门、第三二输入与门、第一反相器、第二反相器、第三反相器、二输入或门、二输入或非门、二输入选择器和触发器,数制控制信号的非接二输入选择器的AS控制端,数制控制信号接二输入选择器的BS控制端,选通的操作数分别接二输入选择器的A数据端和触发器的D数据端,执行周期计数控制信号的低位接第二二输入与门和第三二输入与门的一个输入端,执行周期计数控制信号通过第二反相器接第一二输入与门的一个输入端,执行周期计数控制信号的高位通过第三反相器接第一二输入与门和第三二输入与门的另一个输入端,执行周期计数控制信号的高位接第二二输入与门的另一个输入端,第一二输入与门与第二二输入与门的输出接二输入或门的两个输入端,二输入或门的输出接触发器的时钟端,触发器的输出通过第一反相器接二输入或非门的一个输入端,第三二输入与门的输出接二输入或非门的另一个输入端,二输入或非门的输出接二输入选择器的B数据端,二输入选择器的输出为锁存后的操作数。

        所述四位加法器的结构包括:第一全加器、第二全加器、第三全加器、第四全加器、四输入或非门、反相器和二输入选择器,第一全加器、第二全加器、第三全加器和第四全加器按行波进位连接,锁存a数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的A数据输入端,锁存b数据分别接到第一全加器、第二全加器、第三全加器和第四全加器的B数据输入端,低一级的进位合成信号接第一全加器的进位输入端C和二输入选择器的B数据端,第一全加器的进位输出端CA接第二全加器的进位输入端C,第二全加器的进位输出端CA接第三全加器的进位输入端C,第三全加器的进位输出端CA接第四全加器的进位输入端C,第四全加器的进位输出端CA接二输入选择器的A数据端,第一全加器、第二全加器、第三全加器和第四全加器的四个进位传递信号端PN接四输入或非门的四个输入端,四输入或非门的输出分别接二输入选择器的AS控制端和反相器的输入端,反相器的输出接二输入选择器的BS控制端,第一全加器、第二全加器、第三全加器和第四全加器的S端输出四位运算结果,二输入选择器的输出为四位加法器的进位信号。

        所述全加器的结构包括:二输入或非门、第一二输入与非门、第二二输入与非门、第三二输入与非门、第四二输入与非门、第五二输入与非门、第一二输入或门、第二二输入或门、第一反相器和第二反相器,A数据输入端和B数据输入端作为二输入或非门的两个输入,二输入或非门的输出为进位传递信号端PN,同时A数据输入端和B数据输入端作为第一二输入与非门的两个输入,第一二输入与非门的输出为进位产生信号端GN,A数据输入端和B数据输入端作为第一二输入或门的两个输入,第一二输入或门的输出和第一二输入与非门的输出接第二二输入与非门的两个输入,第二二输入与非门的输出为半加运算结果,半加运算结果接第一反相器的输入,第一反相器的输出接第二二输入或门和第三二输入与非门的一个输入端,进位输入端C接第二二输入或门和第三二输入与非门的另一个输入,第二二输入或门的输出和第三二输入与非门的输出接第四二输入与非门的两个输入,第四二输入与非门的输出接第二反相器的输入,第二反相器的输出为全加器的运算结果,第一二输入与非门的输出和第三二输入与非门的输出接第五二输入与非门的两个输入,第五二输入与非门的输出为全加器的进位输出端CA。

        所述数值溢出判断器的结构包括:二输入或门、二输入与非门和反相器,四位加法器第二位和第三位的运算结果接二输入或门的两个输入端,四位加法器最高位运算结果和二输入或门的输出接二输入与非门的两个输入端,二输入与非门的输出通过反相器后得到十进制数BCD码溢出信号。

        所述数制进位合成器的结构包括:二输入选择器和反相器,数制控制信号分别接二输入选择器的AS控制端和反相器的输入端,反相器的输出接二输入选择器的BS控制端,十进制数BCD码溢出信号接二输入选择器的A数据端,四位加法器的进位信号接二输入选择器的B数据端,二输入选择器的输出为本级混合加法器单元的进位合成信号。

        所述数制规格化器的结构包括:第一全加器、第二全加器和异或门,四位加法器的最低位运算结果直接输出为十进制规格化数的最低位,四位加法器的第二位运算结果接入第一全加器的A输入端,四位加法器的第三位运算结果接入第二全加器的A数据端,十进制数BCD码溢出信号接第一全加器、第二全加器的B数据端,第一全加器的进位输入端C接地,第一全加器的进位输出端CA接第二全加器的进位输入端C,第二全加器的进位输出端CA和四位加法器的最高位运算结果分别接异或门的两个输入端,异或门的输出为十进制规格化数的最高位,第一全加器的运算结果输出为十进制规格化数的第二位,第二全加器的运算结果输出为十进制规格化数的第三位。

        所述混合数制四位运算结果选通器为四位并行结构,每位结构相同,其中一位的结构包括:第一反相器、第二反相器、第一二输入与门、第二二输入与门和二输入选择器,数制控制信号接第二反相器的输入,第二反相器的输出接二输入选择器的AS控制端,执行周期计数控制信号的低位接第一反相器的输入,第一反相器的输出和执行周期计数控制信号的高位接第一二输入与门的两个输入端,第一二输入与门的输出与数制控制信号接第二二输入与门的两个输入端,第二二输入与门的输出接二输入选择器的BS控制端,四位加法器的其中一位运算结果接二输入选择器的A数据端,与四位加法器的运算结果相同位的十进制规格化数接二输入选择器的B数据端,二输入选择器的输出为混合加法器单元的一位运算结果。

        本发明与现有技术相比具有以下优点:

        (1)本发明的混合数制加法器单元结构简单、面积小、功耗低,便于在芯片上实现,增强了嵌入式应用的实用性。

        (2)本发明的计算位数可根据计算需求进行灵活的扩展,适应性强。

        (3)本发明采用硬件方法实现不同数制的运算,避免了软件数制转换,提高了混合数制的运算效率。

        (4)本发明能够实现二进制运算和BCD码表示的十进制数运算,处理流程简单,易于控制,提高了混合数制计算的可靠性。

        【附图说明】

        图1是本发明混合数制加法器的结构组成示意图;

        图2是本发明混合加法器单元的工作流程图;

        图3是本发明输入数据选通器中其中一位的结构组成示意图;

        图4是本发明操作数a数据锁存控制器其中一位的结构组成示意图;

        图5是本发明操作数b数据锁存控制器其中一位的结构组成示意图;

        图6是本发明4位加法器的结构组成示意图;

        图7是图6中全加器的结构组成示意图;

        图8是本发明数值溢出判断器的结构组成示意图;

        图9是本发明数制进位合成器的结构组成示意图;

        图10是本发明数制规格化器的结构组成示意图;

        图11是本发明混合数制4位运算结果选通器其中一位的结构组成示意图。

        【具体实施方式】

        为了更清楚的理解本发明,以下结合附图对本发明作进一步的详细描述。

        如图1所示,混合数制加法器主要由混合加法器单元构成,实现一个n(n=4i,其中i=1,2,3,4,5.......)位的混合加法器,需要n/4个混合加法器单元组成,进位方式采用由低位到高位的行波进位即低位混合加法器单元的数制进位合成器的输出接入相邻高位的混合加法器单元的4位加法器中的进位输入端。一个混合加法器单元可实现一组4位的二进制数的加法运算和一组4位BCD码表示的十进制数运算。一个混合加法器单元由一个输入数据选通器、一个操作数a数据锁存控制器、一个操作数b数据锁存控制器、一个4位加法器、一个数制进位合成器、一个数值溢出判断器、一个数制规格化器、一个混合数制4位运算结果选通器组成?;旌图臃ㄆ鞯ピ诠δ苣?榈牧庸叵?,如图2所示,输入数据选通器的两个输出端(opa_sel和opb_sel)分别连接到操作数a数据锁存控制器和操作数b数据锁存控制器的输入端;操作数a数据锁存控制器的输出opa_out连接到4位加法器的4位加法器的4位操作数输入a端,操作数b数据锁存控制器的输出opb_out连接到4位加法器的4位操作数输入b端;4位加法器的运算结果s连接到数值溢出判断器和数制规格化器以及混合数制4位运算结果选通器的输入端;4位加法器的运算进位输出(c_out)连接到数制进位合成器的输入端;数值溢出判断器的输出(ov)连接到数制规格化器和数制进位合成器;数制规格化器的输出(s_n)连接到混合数制4位运算结果选通器和输入数据选通器;数制进位合成器的输出(c_mix_out(n))为第n个混合加法器单元的进位输出;混合数制4位运算结果选通器的输出(s_out)为第n个混合加法器单元的运算结果输出。以图1的结构为基础,按照图2混合加法器单元的处理流程,实现二进制加法需要一个周期。实现十进制的加法需要3个周期,第一个周期对a操作数进行规格化,同时锁存b操作数;第2个周期对锁存b操作数进行规格化,同时锁存a操作数规格化的结果;第3个周期锁存b操作数规格化的结果,同时进行两个规格化操作数的十进制加法。实现一个n=16位的混合数制加法器,要n/4=4个混合加法器单元,其连接方式和组成结构如图1所示,进位方式采用由低位到高位的行波进位即低位混合加法器单元的数制进位合成器输出接入相邻高位的混合加法器单元的4位加法器中的进位输入端。

        输入数据选通器的输入信号为操作数a、操作数b、规格化操作数s_n、执行周期计数控制信号cycle、数制控制信号type;输出信号为选通的操作数opa_sel和opb_sel,执行周期计数控制信号cycle采用二进制表示,cycle=0,即cycle(0)=0,cycle(1)=0,cycle=1,即cycle(0)=1,cycle(1)=0,cycle=2,即cycle(0)=0,cycle(1)=1。输入数据选通器的功能为:根据数制控制信号type和执行周期计数控制信号cycle,控制选通操作数;当type=0时,表示是二进制运算,同时选通操作数a和操作数b;当type=1时,表示是十进制运算,根据cycle选通操作数,cycle=0同时选通操作数a和操作数b,cycle=1,选通规格化操作数s_n为opa_sel,cycle=2,选通规格化操作数s_n为opb_sel。输入数据选通器是4位并行的结构,每位结构相同,输入数据选通器中一位的结构如图3所示:执行周期计数控制信号cycle(0)接第一二输入与门And_1的一个输入,cycle(1)通过第一非门Inv_1接第一二输入与门And_1的另一个输入,第一二输入与门And_1的输出接第二二输入与门And_2的一个输入,数制控制信号type接第二二输入与门And_2的另一个输入,第二二输入与门And_2的输出接第一二输入选择器mux_1的AS控制端;执行周期计数控制信号cycle(0)与cycle(1)接二输入与非门Nand_1的两个输入端,数制控制信号type接第二非门Inv_2的输入端,二输入与非门Nand_1的输出与第二非门Inv_2的输出接二输入或门Or_1的两个输入,二输入或门Or_1的输出接第二二输入选择器mux_2的AS控制端和第一二输入选择器mux_1的BS控制端;执行周期计数控制信号cycle(1)接第三二输入与门And_3的一个输入,执行周期计数控制信号cycle(0)接第三非门Inv_3的输入,第三Inv_3的输出接第三二输入与门And_3的另一个输入,第三二输入与门And_3的输出接第四二输入与门And_4的一个输入,数制控制信号type接第四二输入与门And_4的另一个输入,第四二输入与门And_4的输出接第二二输入选择器mux_2的BS控制端;操作数a(i)接第一二输入选择器mux_1的B数据端,规格化操作数s_n(i)接第一二输入选择器mux_1的A数据端,第一二输入选择器mux_1的输出为选通的操作数opa_sel(i);规格化操作数s_n(i)接第二二输入选择器mux_2的B数据端,操作数b(i)接第二二输入选择器mux_2的A数据端,第二二输入选择器mux_2的输出为选通的操作数opb_sel(i)。

        操作数a数据锁存控制器的输入信号为选通的操作数opa_sel、执行周期计数控制信号cycle、数制控制信号type;输出信号为opa_out。操作数a数据锁存控制器的功能为:根据数制控制信号type和执行周期计数控制信号cycle控制锁存a操作数,当type=0时,表示是二进制运算,选通的操作数opa_sel直接作为输出信号opa_out接至4位加法器的4位操作数输入a端;当type=1时,表示是十进制运算,根据cycle锁存控制操作数,cycle=0,锁存opa_sel并将锁存结果输出到4位加法器的4位操作数输入a端,cycle=1,锁存opa_sel并将锁存结果置0输出到4位加法器的4位操作数输入a端,cycle=2,将已锁存结果输出到4位加法器的4位操作数输入a端。操作数a数据锁存控制器是4位并行的结构,每位结构相同,操作数a数据锁存控制器中一位的结构如图4所示:type信号的非type接二输入选择器mux_1的AS控制端;type信号接二输入选择器mux_1的BS控制端;opa_sel(i)接mux_1的A数据端;选通的操作数opa_sel(i)接触发器DFF_1的D数据端,cycle(0)接第二二输入与门And_2和第三二输入与门And_3的一个输入端,cycle(0)通过第二反相器Inv_2接第一二输入与门And_1的一个输入端,cycle(1)通过第三反相器Inv_3接第一二输入与门And_1第三二输入与门And_3的另一个输入端,cycle(1)接第二二输入与门And_2的另一个输入端,第一二输入与门And_1与第二二输入与门And_2的输出接二输入或门Or_1的两个输入端,二输入或门Or_1的输出接触发器DFF_1的CLK时钟端,触发器DFF_1的输出通过第一反相器Inv_1接二输入或非门Nor_1的一个输入端,第三二输入与门And_3的输出接二输入或非门Nor_1的另一个输入端,二输入或非门Nor_1的输出接二输入选择器mux_1的B数据端;二输入选择器mux_1的输出为输出信号opa_out(i)。

        操作数b数据锁存控制器的结构与操作数a数据锁存控制器的结构相同。操作数b数据锁存控制器的输入信号为选通的操作数opb_sel、执行周期计数控制信号cycle、数制控制信号type;输出信号为opb_out。操作数a数据锁存控制器的功能为:根据数制控制信号type和执行周期计数控制信号cycle控制锁存b操作数,当type=0时,表示是二进制运算,选通的操作数opb_sel直接作为输出信号opb_out接至4位加法器的4位操作数输入b端;当type=1时,表示是十进制运算,根据cycle锁存控制操作数,cycle=0,锁存opb_sel并将锁存结果输出到4位加法器的4位操作数输入b端,cycle=1,锁存opb_sel并将锁存结果置0输出到4位加法器的4位操作数输入b端,cycle=2,将已锁存结果输出到4位加法器的4位操作数输入b端。操作数b数据锁存控制器是4位并行的结构,每位结构相同,操作数b数据锁存控制器中一位的结构如图5所示:type信号的非type接二输入选择器mux_1的AS控制端;type信号接二输入选择器mux_1的BS控制端;opb_sel(i)接mux_1的A数据端;选通的操作数opb_sel(i)接触发器DFF_1的D数据端,cycle(0)接第二二输入与门And_2和第三二输入与门And_3的一个输入端,cycle(0)通过第二反相器Inv_2接第一二输入与门And_1的一个输入端,cycle(1)通过第三反相器Inv_3接第一二输入与门And_1、第三二输入与门And_3的另一个输入端,cycle(1)接第二二输入与门And_2的另一个输入端,第一二输入与门And_1与第二二输入与门And_2的输出接二输入或门Or_1的两个输入端,二输入或门Or_1的输出接触发器DFF_1的CLK时钟端,触发器DFF_1的输出通过第一反相器Inv_1接二输入或非门Nor_1的一个输入端,第三二输入与门And_3的输出接二输入或非门Nor_1的另一个输入端,二输入或非门Nor_1的输出接二输入选择器mux_1的B数据端;二输入选择器mux_1的输出为输出信号opb_out(i)。

        4位加法器的输入信号为运算数据opa_out,opb_out,低一级的进位合成信号c_mix_out(n-1);输出信号为运算结果s,进位信号c_out。其功能为:进行4位二进制数加法的运算。为了提高进行传递的速度,对传统的行波进位加法器结构做了改进,4位加法器的结构如图6所示:4个全加器FA_1、FA_2、FA_3和FA_4按行波进位连接,输入数据opa_out(i+3,i)、opb_out(i+3,i)按高低位顺序分开并行接到全加器FA_1、FA_2、FA_3和FA_4的A数据输入端和B数据输入端,低一级的进位合成信号c_mix_out(n-1)接最低位全加器FA_1的进位输入端C和二输入选择器mux_1的B数据端,全加器FA_2的进位输出信号CA接全加器FA_3的进位输入端C,全加器FA_3的进位输出信号CA接全加器FA_4的进位输入端C,全加器FA_4的进位输出信号CA接二输入选择器mux_1的A数据端;全加器FA_1、FA_2、FA_3和FA_4的4个进位传递信号PN接四输入或非门Nor_1的4个输入端,四输入或非门Nor_1的输出分别接二输入选择器mux_1的AS控制端和反相器Inv_1的输入端,反相器Inv_1的输出二输入选择器mux_1的BS控制端;全加器FA_1、FA_2、FA_3和FA_4的S端输出为运算结果s(i+3,i);二输入选择器mux_1的输出为4位加法器的进位信号c_out。

        4位加法器中,每个全加器的结构相同,如图7所示:A数据输入端和B数据输入端接二输入或非门Nor_1的两个输入,Nor_1的输出为进位传递信号PN;同时A数据输入端和B数据输入端接第一二输入与非门Nand_1的两个输入,第一二输入与非门Nand_1的输出为进位产生信号GN;A数据输入端和B数据输入端接第一二输入或门Or_1的两个输入,第一二输入或门Or_1的输出和第一二输入与非门Nand_1的输出接第二二输入与非门Nand_2的两个输入,第二二输入与非门Nand_2的输出为半加运算结果HN;半加运算结果HN接第一反相器Inv_1的输入,第一反相器Inv_1的输出接第二二输入或门Or_2和第三二输入与非门Nand_3的一个输入,进位输入端C接第二二输入或门Or_2和第三二输入与非门Nand_3的另一个输入,第二二输入或门Or_2的输出和第三二输入与非门Nand_3的输出接第四二输入与非门Nand_4的两个输入端,第四二输入与非门Nand_4的输出接第二反相器Inv_2的输入,第二反相器Inv_2的输出为全加器的运算结果S;第一二输入与非门Nand_1的输出和第三二输入与非门Nand_3的输出接第五二输入与非门Nand_5的两个输入,第五二输入与非门Nand_5的输出为全加器的进位输出信号CA。

        数值溢出判断器的输入信号为4位加法器的运算结果S;输出为十进制数BCD码溢出信号OV。数值溢出判断器的功能是:产生十进制运算中的进位信号。溢出判断方式有很多种,为了降低电路功耗、减小版图面积,采用了一种译码判断的方法,即当十进制BCD码值大于1010,则溢出判断器产生溢出信号OV。其结构如图8所示:输入只需4位加法器的运算结果S中的高三位,S(i+3)、S(i+2)和S(i+1),S(i+2)与S(i+1)接二输入或门Or_1的两个输入,二输入或门Or_1的输出和S(i+3)接二输入与非门Nand_1的两个输入,二输入与非门Nand_1的输出接反相器Inv_1的输入,反相器Inv_1的输出为数值溢出判断器的输出OV。

        数制进位合成器的输入信号为十进制数BCD码溢出信号OV,运算进位信号c_out,数制控制信号type。其作用是:根据数制控制信号type,选通运算进位信号c_out。数制进位合成器的结构如图9所示:数制控制信号type信号分别接二输入选择器mux_1的AS控制端和反相器Inv_1的输入端,反相器Inv_1的输出接二输入选择器mux_1的BS控制端;十进制数BCD码溢出信号OV接二输入选择器mux_1的A数据端;运算进位信号c_out接二输入选择器mux_1的B数据端,二输入选择器mux_1的输出为本级(无妨假设为第n级)的进位合成信号c_mix_out(n)。

        数制规格化器的输入信号为4位加法器的运算结果S,十进制数BCD码溢出信号OV;输出信号为规格化数s_n。数制规格化器的作用:对4位加法器的运算结果进行十进制的规格化操作,使其成为标准的BCD码。规格化的方法,对于十进制规格化操作,通常的办法是(s-10)10=(s-1010)2,为了简化运算,提高处理速度,本发明采用了加常数的方法,即(s-1010)2=(s)补-(1010)补=(s)补+(0101+0001)补=(s+0110)2。数制规格化器的结构如图10所示:4位加法器的运算结果的最低位s(i)直接输出为十进制规格化数的最低位s_n(i);s(i+1)、s(i+2)位分别并行接入全加器FA_1、FA_2的A输入端;十进制数BCD码溢出信号OV接全加器FA_1、FA_2的B输入端;FA_1的进位输入端C接地;全加器FA_1的进位输出端CA接全加器FA_2的进位输入端C,全加器FA_2的进位输出端CA和s(i+3)接异或门Xor_1的两个输入端;异或门Xor_1的输出为十进制规格化数的最高位s_n(i+3);全加器FA_2的运算结果输出为十进制规格化数的次高位s_n(i+2);全加器FA_1的运算结果输出为十进制规格化数的s_n(i+1)位。图10中全加器FA_1、FA_2的结构与图7所示的全加器结构相同。

        混合数制4位运算结果选通器的输入信号为十进制规格化数s_n,4位加法器的运算结果s,执行周期计数控制信号cycle、数制控制信号type;输出信号为混合加法器单元的运算结果s_out?;旌鲜?位运算结果选通器的作用:是根据数制控制信号type和执行周期计数控制信号cycle选通输出运算结果;当type=0时,表示是二进制运算,直接输出4位加法器的运算结果;type=1时,表示是十进制运算,在cycle=2时,输出数制规格化器的结果?;旌鲜?位运算结果选通器是4位并行的结构,每位结构相同,混合数制4位运算结果选通器中一位的结构如图11所示:数制控制信号type信号接第二反相器Inv_2的输入,第二反相器Inv_2的输出接二输入选择器mux_1的AS控制端;执行周期计数控制信号cycle(0)接第一反相器Inv_1的输入,第一反相器Inv_1的输出和执行周期计数控制信号cycle(1)接第一二输入与门And_1的两个输入,第一二输入与门And_1的输出与数制控制信号type接第二二输入与门And_2的两个输入,第二二输入与门And_2的输出接二输入选择器mux_1的BS控制端;运算结果的第i位s(i)接二输入选择器mux_1的A数据端;十进制规格化数第i位s_n(i)接二输入选择器mux_1的B数据端;二输入选择器mux_1的输出为混合加法器单元的运算结果第i位s_out(i)。

        本发明未详细描述内容为本领域技术人员公知技术。

    关 键 词:
    一种 混合 数制 加法器
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