• 四川郎酒股份有限公司获第十二届人民企业社会责任奖年度环保奖 2019-05-13
  • 银保监会新规剑指大企业多头融资和过度融资 2019-05-12
  • 韩国再提4国联合申办世界杯 中国网友无视:我们自己来 2019-05-11
  • 中国人为什么一定要买房? 2019-05-11
  • 十九大精神进校园:风正扬帆当有为 勇做时代弄潮儿 2019-05-10
  • 粽叶飘香幸福邻里——廊坊市举办“我们的节日·端午”主题活动 2019-05-09
  • 太原设禁鸣路段 设备在测试中 2019-05-09
  • 拜耳医药保健有限公司获第十二届人民企业社会责任奖年度企业奖 2019-05-08
  • “港独”没出路!“梁天琦们”该醒醒了 2019-05-07
  • 陈卫平:中国文化内涵包含三方面 文化复兴表现在其中 2019-05-06
  • 人民日报客户端辟谣:“合成军装照”产品请放心使用 2019-05-05
  • 【十九大·理论新视野】为什么要“建设现代化经济体系”?   2019-05-04
  • 聚焦2017年乌鲁木齐市老城区改造提升工程 2019-05-04
  • 【专家谈】上合组织——构建区域命运共同体的有力实践者 2019-05-03
  • 【华商侃车NO.192】 亲!楼市火爆,别忘了买车位啊! 2019-05-03
    • / 12
    • 下载费用:30 金币  

    重庆时时彩注册送钱: 一种现场可编程门阵列芯片布局方法.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201210093762.1

    申请日:

    2012.03.31

    公开号:

    CN103366028A

    公开日:

    2013.10.23

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 专利权的转移IPC(主分类):G06F 17/50登记生效日:20171122变更事项:专利权人变更前权利人:中国科学院微电子研究所变更后权利人:中科芯时代科技有限公司变更事项:地址变更前权利人:100029 北京市朝阳区北土城西路3号变更后权利人:100101 北京市朝阳区奥林匹克森林公园南园北门|||授权|||实质审查的生效IPC(主分类):G06F 17/50申请日:20120331|||公开
    IPC分类号: G06F17/50 主分类号: G06F17/50
    申请人: 中国科学院微电子研究所
    发明人: 李明; 李艳; 于芳
    地址: 100029 北京市朝阳区北土城西路3号
    优先权:
    专利代理机构: 北京集佳知识产权代理有限公司 11227 代理人: 逯长明;王宝筠
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210093762.1

    授权公告号:

    |||||||||

    法律状态公告日:

    2017.12.12|||2016.03.16|||2013.11.20|||2013.10.23

    法律状态类型:

    专利申请权、专利权的转移|||授权|||实质审查的生效|||公开

    摘要

    本发明提供一种现场可编程门阵列芯片布局方法,包括步骤:提供现场可编程门阵列芯片的结构信息和打包之后生成的逻辑??榈耐硇畔?;根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?;根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶?;所述??槲恢冒呒?槲恢?、输入??槲恢煤褪涑瞿?槲恢?;根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒??。采用本发明的布局方法,在布局过程中,考虑了布局布线时使用逻辑??榈牟煌欧较蚨韵咄邮钡挠跋?,使得布局阶段的延时预测值更接近实际结果。本发明的布局方法有效结合了布局和布线过程,提高布线资源利用率,降低芯片电路的延时。

    权利要求书

    权利要求书
    1.  一种现场可编程门阵列芯片布局方法,其特征在于,包括步骤:
    提供现场可编程门阵列芯片的结构信息和打包之后生成的逻辑??榈耐硇畔?;
    根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?;
    根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶?;所述??槲恢冒呒?槲恢?、输入??槲恢煤褪涑瞿?槲恢?;
    根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒??。

    2.  根据权利要求1所述的布局方法,其特征在于,所述根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶聿街璋ǎ?BR>建立数据结构,所述数据结构包括现场可编程门阵列芯片上输入??榈铰呒?榈难邮钡氖?、逻辑??榈铰呒?榈难邮钡氖?、逻辑??榈绞涑瞿?榈难邮钡氖楹褪淙肽?榈绞涑瞿?榈难邮钡氖?;
    所述数组为三维数组,其中数组的第一维为X方向上的??橹涞淖瓴钪?,第二维为Y方向上??橹涞淖瓴钪?,第三维为线网的漏端所经过的逻辑??橐诺姆较?,所述三维数据指向的位置存储相应的延时。

    3.  根据权利要求2所述的布局方法,其特征在于,所述建立数据结构步骤包括:
    设定所述现场可编程门阵列芯片的两个??槲恢?;
    第一??槲恢蒙柚冒ㄔ炊说牡谝恍槟饽??,第二??槲恢蒙柚冒ㄖ辽僖桓雎┒说牡诙槟饽??;
    采用布线算法计算所述第一虚拟??榈脑炊酥了龅诙槟饽?槊扛雎┒说难邮?;
    将所述两个??槲恢弥涞淖瓴钪岛褪褂玫穆┒艘约跋嘤Φ难邮贝娲⒃谒鍪橹?。

    4.  根据权利要求1所述的布局方法,其特征在于,所述根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒?椴街璋ǎ?BR>进行所述逻辑??榈某跏疾季?;
    根据所述线网延时查找表建立线网的时序图;
    根据所述线网的时序图计算布局成本;
    根据所述逻辑??榈耐硇畔⒁贫蚪换凰雎呒?榻胁季?;
    更新所述逻辑??橐贫蚪换缓笙咄氖毙蛲?;
    根据更新后线网的时序图确定布线时使用的所述逻辑??榈囊欧较?,并计算布局成本变化;
    判断所述布局成本是否降低,如果否,执行根据所述逻辑??榈耐硇畔⒁贫蚪换凰雎呒?榻胁季植街?;如果是,结束布局。

    5.  根据权利要求4所述的布局方法,其特征在于,计算布局成本采用模拟退火算法。

    6.  根据权利要求1-5任一项所述的布局方法,其特征在于,所述提供现场可编程门阵列芯片的结构信息,包括:
    提供各种类型的逻辑??榈奈恢?、引脚位置、逻辑的延时,通道宽度,互连线的长度及分布情况,互连线段的分布和延时,互连线的电阻电容值,布线开关类型,布线开关延时,通道与通道的连接方式,通道与逻辑??榈牧臃绞?。

    7.  根据权利要求1-5任一项所述的方法,其特征在于,所述提供现场可编程门阵列芯片结构信息打包之后生成的逻辑??榈耐硇畔?,包括:
    提供所述逻辑单元打包之后生成的逻辑??榈拿坪屠嘈?、使用到的逻辑单元块的引脚、以及所有线网的源端和漏端。

    8.  根据权利要求1-5任一项所述的方法,其特征在于,所述根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?,包括:
    根据所述逻辑??榈慕峁剐畔⒔⒙呒ピ炊擞肼呒?槭涑鲆诺牧庸叵?,逻辑单元漏端与逻辑??槭淙胍诺牧庸叵?,逻辑??槭淙胧涑鲆庞牖チ叩牧庸叵?,互连线之间的连接关系,同一逻辑??槟诓柯呒ピ牧庸叵?,及其他??橛牖チ叩牧庸叵?。

    9.  根据权利要求1-5任一项所述的方法,其特征在于,所述逻辑??榘ㄋ母鲆欧较?,所述四个引脚方向分布在所述逻辑??榈乃母龇较?。

    说明书

    说明书一种现场可编程门阵列芯片布局方法
    技术领域
    本发明涉及集成电路设计和电子设计自动化领域,特别是涉及一种现场可编程门阵列芯片布局方法。
    背景技术
    FPGA(Field-Programmable Gate Array,现场可编程门阵列)芯片是目前市场上广泛使用的可编程器件,具有开发周期短和成本低等优点。通过逻辑??榈牟季趾吐呒?橹浠チ叩牟枷?,FPGA芯片可以实现各种各样的应用,因此,在进行FPGA设计的软件流程中,布局和布线是至关重要的步骤。
    FPGA芯片的布局确定了实现电路功能需要的各逻辑??樵贔PGA芯片中的位置,逻辑??橹渫üチ叩牟枷呦嗔?,布局的优化目标是把相连的逻辑??榭拷胖靡宰畲笙薅鹊丶跎偎枰牟枷咦试?,同时,还需要平衡FPGA芯片中的布线密度和电路延时。完成FPGA芯片的布局后,布线器就可打通合适的可编程开关以连接电路需要的所有逻辑??榈氖淙牒褪涑鲆?,完成FPGA芯片的布局和布线。
    在FPGA芯片中,布线的面积占芯片总面积的50%以上,布线后关键路径上布线通道的延时比逻辑??榈穆呒邮币蠹副兜郊甘?,这充分证明了在FPGA中布线的重要性。目前绝大多数的布局布线工具软件中,布局和布线之间的关系过于松散,通常布局时无法预测布线阶段所使用的互连线,以及逻辑??槭褂玫囊欧较?,不考虑后续布线时所使用逻辑??橐欧较虻牟煌吹难邮辈畋?,而逻辑??橛惺痹诙喔龇较蚓哂幸?,使用不同方向引脚时,互联线的延时是不同的,可能导致布局布线完成后FPGA芯片的电路延时较大。
    发明内容
    本发明的目的是提供一种现场可编程门阵列芯片的布局方法,实现现场可编程门阵列芯片的布局并降低电路延时。
    本发明提供一种现场可编程门阵列芯片布局方法,包括步骤:
    提供现场可编程门阵列芯片的结构信息和打包之后生成的逻辑??榈耐硇畔?;
    根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?;
    根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶?;所述??槲恢冒呒?槲恢?、输入??槲恢煤褪涑瞿?槲恢?;
    根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒??。
    优选地,所述根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶聿街璋ǎ?
    建立数据结构,所述数据结构包括现场可编程门阵列芯片上输入??榈铰呒?榈难邮钡氖?、逻辑??榈铰呒?榈难邮钡氖?、逻辑??榈绞涑瞿?榈难邮钡氖楹褪淙肽?榈绞涑瞿?榈难邮钡氖?;
    所述数组为三维数组,其中数组的第一维为X方向上的??橹涞淖瓴钪?,第二维为Y方向上??橹涞淖瓴钪?,第三维为线网的漏端所经过的逻辑??橐诺姆较?,所述三维数据指向的位置存储相应的延时。
    优选地,所述建立数据结构步骤包括:
    设定所述现场可编程门阵列芯片的两个??槲恢?;
    第一??槲恢蒙柚冒ㄔ炊说牡谝恍槟饽??,第二??槲恢蒙柚冒ㄖ辽僖桓雎┒说牡诙槟饽??;
    采用布线算法计算所述第一虚拟??榈脑炊酥了龅诙槟饽?槊扛雎┒说难邮?;
    将所述两个??槲恢弥涞淖瓴钪岛褪褂玫穆┒艘约跋嘤Φ难邮贝娲⒃谒鍪橹?。
    优选地,所述根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒?椴街璋ǎ?
    进行所述逻辑??榈某跏疾季?;
    根据所述线网延时查找表建立线网的时序图;
    根据所述线网的时序图计算布局成本;
    根据所述逻辑??榈耐硇畔⒁贫蚪换凰雎呒?榻胁季?;
    更新所述逻辑??橐贫蚪换缓笙咄氖毙蛲?;
    根据更新后线网的时序图确定布线时使用的所述逻辑??榈囊欧较?,并计算布局成本变化;
    判断所述布局成本是否降低,如果否,执行根据所述逻辑??榈耐硇畔⒁贫蚪换凰雎呒?榻胁季植街?;如果是,结束布局。
    优选地,计算布局成本采用模拟退火算法。
    优选地,所述提供现场可编程门阵列芯片的结构信息,包括:
    提供各种类型的逻辑??榈奈恢?、引脚位置、逻辑的延时,通道宽度,互连线的长度及分布情况,互连线段的分布和延时,互连线的电阻电容值,布线开关类型,布线开关延时,通道与通道的连接方式,通道与逻辑??榈牧臃绞?。
    优选地,所述提供现场可编程门阵列芯片结构信息打包之后生成的逻辑??榈耐硇畔?,包括:
    提供所述逻辑单元打包之后生成的逻辑??榈拿坪屠嘈?、使用到的逻辑单元块的引脚、以及所有线网的源端和漏端。
    优选地,所述根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?,包括:
    根据所述逻辑??榈慕峁剐畔⒔⒙呒ピ炊擞肼呒?槭涑鲆诺牧庸叵?,逻辑单元漏端与逻辑??槭淙胍诺牧庸叵?,逻辑??槭淙胧涑鲆庞牖チ叩牧庸叵?,互连线之间的连接关系,同一逻辑??槟诓柯呒ピ牧庸叵?,及其他??橛牖チ叩牧庸叵?。
    优选地,所述逻辑??榘ㄋ母鲆欧较?,所述四个引脚方向分布在所述逻辑??榈乃母龇较?。
    与现有技术相比,本发明现场可编程门阵列芯片布局方法具有下列优点:
    本发明的FPGA芯片布局方法,包括步骤:提供现场可编程门阵列芯片的结构信息和打包之后生成的逻辑??榈耐硇畔?;根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?;根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶?;所述??槲恢冒呒?槲恢?、输入??槲恢煤褪涑瞿?槲恢?;根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙?述逻辑???。采用本发明的布局方法,在布局过程中,考虑了布局布线时使用逻辑??榈牟煌较蛞哦韵咄邮钡挠跋?,使得布局阶段的延时预测值更接近实际结果。本发明的布局方法有效结合了布局和布线过程,提高布线资源利用率,降低芯片电路的延时。
    附图说明
    通过附图所示,本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图,重点在于示出本发明的主旨。
    图1为本发明的FPGA芯片布局方法流程图;
    图2为逻辑??榈慕峁疽馔?;
    图3为根据FPGA芯片结构信息建立的布线资源图的示意图;
    图4和图5为建立数据结构时??槲恢煤吐呒?橐欧较虻氖疽馔?;
    图6为根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶聿季炙雎呒?榉椒ǖ牧鞒掏?。
    具体实施方式
    下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。显然,所描述的实施例仅是本发明一部分实施例,而不是全部的实施例?;诒痉⒚髦械氖凳├?,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明?;さ姆段?。
    其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,所述示意图只是示例,其在此不应限制本发明?;さ姆段?。
    正如背景技术所述,目前绝大多数布局布线工具软件中,布局和布线之间的关系过于松散,通常布局时无法预测布线阶段所使用的互连线,因此无法预测互连线带来的延时,最终造成FPGA芯片的延时增大。降低FPGA芯片延时的最好解决方法是将布局和布线同时进行,但是,布局和布线同时进行时,布局布线工具软件运行时间会增加数十倍以上,严重影响FPGA芯片的布局布线时间。
    为了快速解决FPGA芯片布局布线延时问题,本发明提供了一种FPGA芯片布局方法,该方法在FPGA芯片布局时,考虑了布局布线时使用逻辑???的不同方向引脚对线网延时的影响,使得布局阶段的延时预测值更接近实际结果。本发明的FPGA芯片布局方法将布局过程和布线过程紧密结合,有效减低了芯片电路的延时,提高了布线资源利用率。
    本发明的现场可编程门阵列芯片布局方法流程图参见图1,包括步骤:
    步骤S1,提供现场可编程门阵列芯片的结构信息和打包之后生成的逻辑??榈耐硇畔?。
    FPGA芯片的结构信息通常包括逻辑??榈奈恢?,引脚位置,逻辑的延时,通道宽度,互连线的长度及分布情况,互连线段的分布和延时,互连线的电阻电容(RC)值,布线开关类型,布线开关延时,通道与通道的连接方式,通道与逻辑??榈牧臃绞降鹊?。
    所述逻辑??橛墒雎呒ピ途植炕チ咦槌?,逻辑单元的源端通过局部互连线与逻辑??榈氖涑鲆帕?,逻辑单元的漏端通过局部互连线与逻辑??榈氖淙胍帕?。逻辑??榈慕峁共渭?,逻辑单元LC1的源端S通过局部互连线与逻辑??長B1的输出引脚S’连接,逻辑单元LC2的漏端D通过局部互连线与逻辑??長B2的输入引脚D’连接,逻辑??長B1和漏极??長B2之间通过互连线或线网连接。
    FPGA芯片的结构信息经过工艺映射后打包生成逻辑??榈耐硇畔?,所述网表信息包括打包之后生成的逻辑??榈拿坪屠嘈?、使用到的逻辑单元块的引脚、以及所有线网的源端和漏端。
    步骤S2,根据所述逻辑??榈耐硇畔⒔⒉枷咦试赐?。
    为使布线器能够识别FPGA芯片中的逻辑???、互连线的互连关系,需要建立布线资源图,布线资源包括逻辑??榈母鞲鲆?、输入???、输出???、每条互连线的连接信息。布线器可以根据布线资源更快的确定逻辑???、输入???、输出???、每条互连线之间的连接信息。本申请中,将输入???、输出??橥吵莆??。布线资源连通FPGA芯片内部的所有逻辑??橐约癋PGA芯片的输入\输出???,而互连线的长度和工艺决定着信号在互连线上的驱动能力和传输速度。图3为布线资源图的示意图,布线资源图包括:逻辑单元源端与逻辑??槭涑鲆诺牧庸叵?,逻辑单元漏端与逻辑??槭淙胍诺牧庸叵?;逻辑??槭淙胧涑鲆庞牖チ叩牧庸叵?;互连线之间的连接关系, 例如互连线1、互连线2和互连线3之间的连接关系;同一逻辑??槟诓柯呒ピ牧庸叵?,及其他??橛牖チ叩牧庸叵?。
    步骤S3,根据所述逻辑??榈慕峁剐畔⒑筒枷咦试赐冀⑺心?槲恢弥涞南咄邮辈檎冶?;所述??槲恢冒呒?槲恢?、输入??槲恢煤褪涑瞿?槲恢?。
    在布局过程,移动的只是逻辑???,在本发明中建立数据结构来存储当??榧洳煌嗬胧钡难邮眛imingCost。FPGA芯片上除逻辑模、块外,还包括输入\输出???,因此,数据结构主要有输入??榈铰呒?榈难邮钡氖閐elta_inpad_to_lb、逻辑??榈铰呒?榈难邮钡氖閐elta_lb_to_lb、逻辑??榈绞涑瞿?榈难邮钡氖閐elta_lb_to_outpad和输入??榈绞涑瞿?榈难邮钡氖閐elta_inpad_to_outpad四个三维数组。将FPGA芯片表面置于平面二维坐标系中,每个所述数组的第一维为X方向上的??橹涞淖瓴钪?,第二维为Y方向上??橹涞淖瓴钪?,第三维为线网的漏端所经过的逻辑??橐诺姆较?,该三维数据指向的位置存储相应的延时。这些数组分别存储了根据所述逻辑??榈慕峁剐畔⒅刑峁┑幕チ叨蔚姆植己脱邮?、布线开关、延时等信息确定的输入??榈铰呒?榈难邮?、逻辑??榈铰呒?榈难邮?、逻辑??榈绞涑龅难邮奔笆淙肽?榈绞涑瞿?榈难邮?。
    建立所述数据结构步骤包括:
    设定所述现场可编程门阵列芯片的两个??槲恢?;
    第一??槲恢蒙柚冒ㄔ炊说牡谝恍槟饽??,第二??槲恢蒙柚冒ㄖ辽僖桓雎┒说牡诙槟饽??;
    采用布线算法计算所述第一虚拟??榈脑炊酥了龅诙槟饽?槊扛龇较蚵┒说难邮?;
    将所述两个??槲恢弥涞淖瓴钪岛褪褂玫穆┒艘约跋嘤Φ难邮贝娲⒃谒鍪橹?。
    下面以逻辑??榈铰呒?檠邮钡氖萁峁筪elta_lb_to_lb的确定过程详细什么延时查找表的确定方法,包括:
    如图4和图5所示:创建两个虚拟??閎lock1与block2,类型都为逻辑???,??閎lock1与block2之间有一条线网连接,线网有一个源端与一个漏 端,假设线网的源端在??閎lock1,漏端在??閎lock2。将??閎lock1固定在FPGA芯片左下角位置CLB0,??閎lock2选择一个其他位置,然后从源到漏进行布线,选择不同的漏端方向,使得布线时使用??閎lock2不同方向的引脚,采用布线算法计算使用??閎lock2不同方向的漏端引脚时的延时,将block2遍历其他所有可能的位置CLB,计算出所有可能的延时值,并将计算结果记录在数据结构delta_lb_to_lb中。
    改变两个虚拟??榈睦嘈?,采用同样方法,计算数据结构delta_inpad_to_lb、delta_lb_to_outpad和delta_inpad_to_outpad,建立完整的互连线延时查找表。具体地,计算数据结构delta_inpad_to_lb时,虚拟??閎lock1为输入???,虚拟??閎lock2为逻辑???;计算数据结构delta_lb_to_outpad时,虚拟??閎lock1为输出???,虚拟??閎lock2为逻辑???;计算数据结构delta_lb_to_outpad时,虚拟??閎lock1为输入???,虚拟??閎lock2为输出???。
    步骤S4,根据所述逻辑??榈耐硇畔⒑退鱿咄邮辈檎冶斫兴雎呒?榈牟季?。参见图6,可以包括如下步骤:
    步骤S41,进行所述逻辑??榈某跏疾季?。
    将电路需要的逻辑??樗婊胖迷贔PGA芯片的各个位置上,完成所述逻辑??榈某跏疾季?。
    步骤S42,根据所述线网延时查找表建立线网的时序图。
    提取所述线网延时查找表中存储的线网延时建立所述逻辑??榱酉咄氖毙蛲?。所述时序图用于在逻辑??椴季纸锥稳范ㄏ咄械墓丶肪?,时序图中可以包括:每条线网中源端到漏端的延时,源端与漏端之间的延时裕量等等。
    步骤S43,根据所述线网的时序图计算布局成本。
    根据所述逻辑??榈耐硇畔⒉季质?,需要移动或交换所述逻辑???,因此逻辑??橛写罅康囊贫恢?,通过模拟退火算法的成本函数来确定所述逻辑??樵跹奈恢冒诜攀笔墙嫌诺?,模拟退火算法的成本函数Cost为:
    Cost=(1-wt)*ΔBB_costBB_cost+wt*Δti min gCostti min g Cost,(owt1);---(1)]]>
    其中,BB_cost为边界框增量值,在此不做详述。timingCost为布线延时值,从所述线网的时序图中获得。
    步骤S44,根据所述逻辑??榈耐硇畔⒁贫蚪换凰雎呒?榻胁季?。
    步骤S45,更新所述逻辑??橐贫蚪换缓笙咄氖毙蛲?。
    使用排序算法将逻辑??橐贫蚪换缓笫艿接跋斓南咄垂丶却哟蟮叫〗信判?,根据所述线网延时查找表重新建立线网的时序图。
    步骤S46,根据更新后线网的时序图确定布线时使用的所述逻辑??榈囊欧较?,并计算布局成本变化。
    在布局阶段逻辑??樵谒惴ǖ脑际滤婊贫蛘呓换?,每次移动或者交换过后,需要重新计算成本值Cost,BB_cost在此不做详述,布线延时值timingCost为:
    ti min gCost=Σ0NumberofNetsnet(i)criticality*net(i)delay;---(2)]]>
    其中net(i)criticality代表线网i的关键度,net(i)delay代表线网i的延时。
    在布局阶段不需要计算所有线网的成本值,只需要计算逻辑??橐贫蚪换缓笫艿接跋斓南咄杀局?。
    在计算受到影响的线网成本值时,需要考虑到在布线阶段,漏端会经过逻辑??榈哪母龇较蚴淙胍?。如图5所示:位于位置CLB0和CLB7的逻辑??橥ü咄?,线网的漏端可能使用位置CLB7处逻辑??榈囊庞惺淙胍臝1,输入引脚I2,输入引脚I3,输入引脚I4等四个引脚中的一个或多个,这与具体的FPGA芯片结构有关,四个引脚分布在逻辑??榈乃母龇较?,但是它们各自连接到源端的延时值是不相同的,因此,布局阶段有必要考虑到布线阶段可能使用的是哪一个输入引脚。
    根据式(2)计算布线延时值,在步骤S44中更新的时序图中查找线网漏端所能使用的输入引脚中选择延时最小的值作为此线网的延时。如果线网处于关键路径(criticality=1)或次关键路径(criticality>0.9),则标记此线网使用的输入引脚为占用状态,为布线时使用的引脚,其他线网则不能再使用这个引脚。
    根据式(1)和(2)计算移动或交换所述逻辑??楹蟮牟季殖杀?。如果步骤S46计算的布局成本低于步骤S43中计算的布局成本,即布局成本降低则此次布局成功。
    步骤S47,判断所述布局成本是否降低,如果否,执行步骤S44;如果是,结束布局。
    根据本发明的布局方法,将FPGA芯片上所有逻辑??榻胁季?,完成FPGA芯片布局。
    采用本发明的FPGA芯片布局方法进行布局,在逻辑??椴季止讨?,考虑了布局布线时使用逻辑??榈牟煌较蛞哦韵咄邮钡挠跋?,使得布局阶段的延时预测值更接近实际结果。本发明的方法有效结合了布局和布线过程,提高布线资源利用率,降低电路的延时。
    以上所述,仅是本发明的较佳实施例而已,并非对本发明作任何形式上的限制。任何熟悉本领域的技术人员,在不脱离本发明技术方案范围情况下,都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案?;さ姆段?。

    关 键 词:
    一种 现场 可编程 门阵列 芯片 布局 方法
      专利查询网所有资源均是用户自行上传分享,仅供网友学习交流,未经上传用户书面授权,请勿作他用。
    关于本文
    本文标题:一种现场可编程门阵列芯片布局方法.pdf
    链接地址://www.4mum.com.cn/p-5779345.html
    关于我们 - 网站声明 - 网站地图 - 资源地图 - 友情链接 - 网站客服客服 - 联系我们

    [email protected] 2017-2018 www.4mum.com.cn网站版权所有
    经营许可证编号:粤ICP备17046363号-1 
     


    收起
    展开
  • 四川郎酒股份有限公司获第十二届人民企业社会责任奖年度环保奖 2019-05-13
  • 银保监会新规剑指大企业多头融资和过度融资 2019-05-12
  • 韩国再提4国联合申办世界杯 中国网友无视:我们自己来 2019-05-11
  • 中国人为什么一定要买房? 2019-05-11
  • 十九大精神进校园:风正扬帆当有为 勇做时代弄潮儿 2019-05-10
  • 粽叶飘香幸福邻里——廊坊市举办“我们的节日·端午”主题活动 2019-05-09
  • 太原设禁鸣路段 设备在测试中 2019-05-09
  • 拜耳医药保健有限公司获第十二届人民企业社会责任奖年度企业奖 2019-05-08
  • “港独”没出路!“梁天琦们”该醒醒了 2019-05-07
  • 陈卫平:中国文化内涵包含三方面 文化复兴表现在其中 2019-05-06
  • 人民日报客户端辟谣:“合成军装照”产品请放心使用 2019-05-05
  • 【十九大·理论新视野】为什么要“建设现代化经济体系”?   2019-05-04
  • 聚焦2017年乌鲁木齐市老城区改造提升工程 2019-05-04
  • 【专家谈】上合组织——构建区域命运共同体的有力实践者 2019-05-03
  • 【华商侃车NO.192】 亲!楼市火爆,别忘了买车位啊! 2019-05-03