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    重庆时时彩五星推荐: 半导体存储电路和使用半导体存储电路的数据处理系统.pdf

    摘要
    申请专利号:

    重庆时时彩单双窍门 www.4mum.com.cn CN201210465078.1

    申请日:

    2012.11.16

    公开号:

    CN103365602A

    公开日:

    2013.10.23

    当前法律状态:

    授权

    有效性:

    有权

    法律详情: 授权|||实质审查的生效IPC(主分类):G06F 3/06申请日:20121116|||公开
    IPC分类号: G06F3/06 主分类号: G06F3/06
    申请人: 爱思开海力士有限公司
    发明人: 李东郁
    地址: 韩国京畿道
    优先权: 2012.04.04 KR 10-2012-0035019
    专利代理机构: 北京弘权知识产权代理事务所(普通合伙) 11363 代理人: 石卓琼;俞波
    PDF完整版下载: PDF下载
    法律状态
    申请(专利)号:

    CN201210465078.1

    授权公告号:

    ||||||

    法律状态公告日:

    2017.09.29|||2015.05.06|||2013.10.23

    法律状态类型:

    授权|||实质审查的生效|||公开

    摘要

    本发明公开了一种可在高频操作中进行稳定的数据传输的半导体存储电路、以及使用该半导体存储电路的数据处理系统。数据处理系统包括半导体存储电路和控制器,半导体存储电路被配置成响应于外部选通信号而输出与读取命令相对应的数据,控制器被配置成对半导体存储电路提供读取命令以及与读取命令相关的选通信号。

    权利要求书

    权利要求书
    1.  一种半导体存储电路,包括:
    命令译码器,所述命令译码器被配置成通过基于时钟信号将命令信号译码,来产生读取命令;
    数据路径激活单元,所述数据路径激活单元被配置成响应于地址信号和所述读取命令而产生选择信号;
    存储块,所述存储块被配置成向信号线提供与所述选择信号相对应的数据;
    输出锁存器单元,所述输出锁存器单元被配置成响应于数据输出使能信号而输出所述信号线的数据;以及
    输出时序调整单元,所述输出时序调整单元被配置成通过响应于外部选通信号而调整所述读取命令的时序,来产生数据输出使能信号,所述输出使能信号是所述外部选通信号的标准。

    2.  如权利要求1所述的半导体存储电路,其中,所述存储块被配置成产生通知信号,所述通信信号通知经由所述信号线输出数据。

    3.  如权利要求2所述的半导体存储电路,其中,所述输出锁存器单元被配置成响应于所述通知信号和所述数据输出使能信号而输出所述信号线的数据。

    4.  如权利要求1所述的半导体存储电路,还包括多路复用单元,所述多路复用单元被配置成响应于所述选通信号的相位已被分离的相位分离选通信号而经由焊盘DQ将所述输出锁存器单元的输出信号多路复用。

    5.  如权利要求1所述的半导体存储电路,其中,所述输出时序调整单元包括:
    时序时钟发生器,所述时序时钟发生器被配置成响应于所述时钟信号,基于前导信号和后导信号而将所述读取命令移位,并基于移位的所述读取命令而产生多个时序时钟;以及
    命令寄存器,所述命令寄存器被配置成基于所述多个时序时钟中的一个时序时钟而锁存所述多个时序时钟中的另一个时序时钟,并基于所述选通信号而输出锁存的时序时钟作为所述数据输出使能信号。

    6.  如权利要求5所述的半导体存储电路,其中,所述时序时钟中的任一个时序时钟的脉冲数目根据命令的前导脉冲数目和后导脉冲数目而变化。

    7.  如权利要求5所述的半导体存储电路,其中,所述时序时钟发生器包括:
    计数器,所述计数器被配置成响应于所述时钟信号而对所述读取命令计数,并基于计数而产生初步时序时钟;
    多个触发器,所述多个触发器被配置成将所述初步时序时钟移位,并基于移位的所述初步时序时钟而产生多个初步时序时钟;
    多个多路复用器,所述多个多路复用器被配置成响应于所述前导信号而选择性地输出所述多个初步时序时钟,并输出所述多个初步时序时钟中的一个初步时序时钟作为所述另一个时序时钟;
    第一逻辑门组,所述第一逻辑门组被配置成响应于所述后导信号和所述前导信号而向所述多个触发器提供所述时钟信号;以及
    第二逻辑门组,所述第二逻辑门组被配置成对所述多个初步时序时钟执行“或”运算,并对“或”运算的结果与所述时钟信号执行“与”运算,且输出“与”运算的结果作为所述一个时序时钟。

    8.  一种数据处理系统,其包括:
    半导体存储电路,所述半导体存储电路被配置成响应于外部选通信号而输出与读取命令相对应的数据;以及
    控制器,所述控制器被配置成向所述半导体存储电路提供所述读取命令和与所述读取命令相关的所述选通信号。

    9.  如权利要求8所述的数据处理系统,其中,所述控制器被配置成通过改变所述选通信号的激活时序,来调整所述半导体存储电路响应于所述读取命令而输出数据的时间点。

    10.  如权利要求8所述的数据处理系统,其中,所述半导体存储电路被配置成基于所述选通信号来改变基于时钟信号而接收的所述读取命令的时序,使得输出与所述读取命令相对应的数据。

    11.  如权利要求8所述的数据处理系统,其中,所述半导体存储电路包括:
    命令译码器,所述命令译码器被配置成通过将命令信号译码而产生读取命令;
    数据路径激活单元,所述数据路径激活单元被配置成响应于地址信号和所述读取命令而产生选择信号;
    存储块,所述存储块被配置成向信号线提供与所述选择信号相对应的数据;
    输出锁存器单元,所述输出锁存器单元被配置成响应于数据输出使能信号而输出所 述信号线的数据;以及
    输出时序调整单元,所述输出时序调整单元被配置成调整基于时钟信号接收的所述读取命令的时序,并基于调整的时序来产生所述数据输出使能信号,所述数据输出使能信号是选通信号的标准。

    12.  如权利要求11所述的数据处理系统,其中,所述存储块被配置成产生通知经由所述信号线输出数据的通知信号。

    13.  如权利要求12所述的数据处理系统,其中,所述输出锁存器单元被配置成响应于所述通知信号和所述数据输出使能信号而输出所述信号线的数据。

    14.  如权利要求11所述的数据处理系统,还包括多路复用单元,所述多路复用单元被配置成响应于所述选通信号的相位已被分离的相位分离选通信号而经由焊盘DQ将所述输出锁存器单元的输出信号多路复用。

    15.  如权利要求14所述的数据处理系统,其中,所述输出时序调整单元包括:
    时序时钟发生器,所述时序时钟发生器被配置成响应于所述时钟信号,基于前导信号和后导信号而将所述读取命令移位,并基于移位的所述读取命令而产生多个时序时钟;以及
    命令寄存器,所述命令寄存器被配置成基于所述多个时序时钟中的一个时序时钟而锁存所述多个时序时钟中的另一个时序时钟,并基于所述选通信号而输出锁存的时序时钟作为所述数据输出使能信号。

    16.  如权利要求15所述的数据处理系统,其中,所述时序时钟中的任一个时序时钟的脉冲数目根据命令的前导脉冲数目和后导脉冲数目而变化。

    17.  如权利要求15所述的数据处理系统,其中,所述时序时钟发生器包括:
    计数器,所述计数器被配置成响应于所述时钟信号而对所述读取命令计数,并基于计数而产生初步时序时钟;
    多个触发器,所述多个触发器被配置成将所述初步时序时钟移位,并基于移位的所述初步时序时钟而产生多个初步时序时钟;
    多个多路复用器,所述多个多路复用器被配置成响应于所述前导信号而选择性地输出所述多个初步时序时钟,并输出所述多个初步时序时钟中的一个初步时序时钟作为所述另一个时序时钟;
    第一逻辑门组,所述第一逻辑门组被配置成响应于所述后导信号和所述前导信号而向所述多个触发器提供所述时钟信号;以及
    第二逻辑门组,所述第二逻辑门组被配置成对所述多个初步时序时钟执行“或”运算,并对“或”运算的结果和时钟信号执行“与”运算,且输出“与”运算的结果作为所述一个时序时钟。

    说明书

    说明书半导体存储电路和使用半导体存储电路的数据处理系统
    相关申请的交叉引用
    本申请要求2012年4月4日向韩国知识产权局提交的韩国专利申请No.10-2012-0035019的优先权,其全部内容通过引用合并于此。
    技术领域
    本发明涉及一种半导体电路,更具体而言涉及一种半导体存储电路以及使用所述半导体存储电路的数据处理系统。
    背景技术
    数据处理系统可以包括诸如半导体存储电路的半导体集成电路和诸如CPU或GPU的控制器。
    当从控制器接收到读取命令时,半导体存储电路借助于内部时钟信号来输出其中储存的数据至控制器。
    当接收到写入命令时,半导体存储电路响应于控制器所提供的选通信号,将控制器所提供的数据写入内部存储块中。
    诸如移动电话和计算机的电子设备需要高速操作,故需要较高的操作频率。
    因此,需要一种半导体存储电路在数据传输过程期间充分确保时序裕度,并且甚至在高速运算期间也能维持稳定性能。
    发明内容
    本文描述一种能在高频操作期间进行稳定的数据传输的半导体存储电路,以及使用该半导体存储电路的数据处理系统。
    在本发明的一个实施例中,一种数据处理系统包括半导体存储电路,所述半导体存储电路被配置成响应于外部选通信号而输出与读取命令相对应的数据;以及控制器,所述控制器被配置成向半导体存储电路提供读取命令以及与读取命令相关的选通信号。
    在本发明的一个实施例中,一种半导体存储电路包括:命令译码器,所述命令译码器被配置成通过将命令信号译码而产生读取命令;数据路径激活单元,所述数据路径激活单元被配置成响应于地址信号和读取命令而产生选择信号;存储块,所述存储块被配 置成向信号线提供与选择信号相对应的数据;输出锁存器单元,所述输出锁存器单元被配置成响应于数据输出使能信号而输出信号线的数据;以及输出时序调整单元,所述输出时序调整单元被配置成调整基于时钟信号所接收的读取命令的时序,并基于调整的时序来用于选通信号的数据输出使能信号。
    附图说明
    结合附图来说明本发明的特征、方面和实施例,其中:
    图1是示出根据本发明的一个实施例的数据处理系统1的结构的框图,
    图2是示出图1的输出锁存器单元150的结构的电路图,
    图3是示出根据本发明的一个实施例的数据处理系统2的结构的框图,
    图4是示出图3的时序时钟发生器220的结构的电路图,
    图5和图6是说明图4的时序时钟发生器220的操作的时序图,
    图7是示出图3的命令寄存器230的结构的电路图,
    图8是说明根据本发明的一个实施例的读取操作的时序图,以及
    图9是说明根据本发明的一个实施例的数据处理系统3的结构的框图。
    具体实施方式
    在下文中,将参照附图结合各种实施例来说明根据本发明的半导体存储电路以及使用半导体存储电路的数据处理系统。
    图1是示出根据本发明的一个实施例的数据处理系统1的结构的框图。
    如图1所示,根据本发明的本实施例的数据处理系统1可以包括控制器101和半导体存储电路102。
    控制器101可以向半导体存储电路102提供地址信号ADD、命令信号CMD、时钟信号CLK和选通信号RWDQSQ。
    控制器101可以在接收到读取或写入命令时,提供选通信号RWDQSQ给半导体存储电路102。
    控制器101可以包括CPU或GPU。
    半导体存储电路102可以响应于从外部诸如控制器101提供的选通信号RWDQSQ而执行读取运算。
    当命令信号CMD定义读取命令时,半导体存储电路102可以响应于选通信号RWDQSQ而输出与地址信号ADD相对应的数据至外部诸如控制器101。
    半导体存储电路102可以包括多个缓冲器110、命令译码器120、数据路径激活单元130、存储块140、输出锁存器单元150、移位寄存器160、以及多路复用单元170。
    所述多个缓冲器110可以接收地址信号ADD、命令信号CMD、时钟信号CLK、以及选通信号RWDQSQ,并经由焊盘DQ而传送从多路复用单元170输出的数据至控制器101。
    时钟信号CLK可以经由所述多个缓冲器110中的一个而输出作为内部时钟信号ICLK。
    选通信号RWDQSQ可以经由所述多个缓冲器110中的一个而输出作为相位分离选通信号RCLK和FCLK。
    命令译码器120可以通过将命令信号CMD译码而产生内部读取命令IREAD。
    数据路径激活单元130响应于内部读取命令IREAD和地址信号ADD,而产生选择信号CY以激活存储块140的数据传送路径。
    存储块140可以经由全局数据线GIO而输出与选择信号CY相对应的数据。
    存储块140可以输出通知信号RSTROBE以通知数据已经经由全局数据线GIO发送。
    移位寄存器160可以响应于内部读取命令IREAD、CAS潜伏时间信号CL、以及内部时钟信号ICLK而产生数据输出使能信号OE和OE05。
    输出锁存器单元150可以响应于数据输出使能信号OE和OE05而根据读取命令锁存加载在全局数据线GIO上的数据,以产生输出数据(下文中称为“读取数据RDO和FDO”)。
    多路复用单元170可以响应于相位分离选通信号RCLK和FCLK而选择性地输出读取数据RDO和FDO。
    图2是示出图1的输出锁存器单元150的结构的电路图。
    如图2所示,输出锁存器单元150可以形成为先入先出(First-In First-Out,FIFO)寄存器。
    输出锁存器单元150可以包括多个触发器FF151至153、多个环形计数器CNTR154和158、多个开关155至157、以及多路解复用单元159。
    环形计数器154可以响应于存储块140所提供的通知信号RSTROBE而产生计数信号dpin<0:2>。
    所述多个触发器151至153可以响应于计数信号dpin<0:2>而顺序地锁存经由全局数据线GIO输出的数据。
    环形计数器158可以响应于数据输出使能信号OE而产生计数信号dpout<0:2>。
    所述多个开关155至157可以顺序地响应于计数信号dpout<0:2>而输出锁存在所述多个触发器151至153中的数据。
    多路解复用单元159可以响应于数据输出使能信号OE05而输出所述多个开关155至157的输出,作为读取数据RDO和FDO。
    图3是示出根据本发明的一个实施例的数据处理系统2的结构的框图。
    如图3所示,根据本发明的一个实施例的数据处理系统2可以包括控制器101和半导体存储电路201。
    控制器101可以向半导体存储电路201提供地址信号ADD、命令信号CMD、时钟信号CLK和选通信号RWDQSQ。
    控制器101可以在接收到读取或写入命令时,向半导体存储电路201提供选通信号RWDQSQ。
    当执行读取操作时,选通信号RWDQSQ可以用作半导体存储电路201输出数据时的信号。
    当执行写入操作时,选通信号RWDQSQ可以用作半导体存储电路201读取控制器101所提供的数据时的信号。
    控制器101可以包括CPU或GPU。
    半导体存储电路201可以响应于从外部诸如控制器101提供的选通信号RWDQSQ 而执行读取运算。
    当执行读取运算时,半导体存储电路201可以基于选通信号RWDQSQ而调整与地址信号ADD相对应的数据的输出时序。
    半导体存储电路201可以包括多个缓冲器110、命令译码器120、数据路径激活单元130、存储块140、输出锁存器单元150、多路复用单元170、以及输出时序调整单元210。
    所述多个缓冲器110可以接收地址信号ADD、命令信号CMD、时钟信号CLK、以及选通信号RWDQSQ,并经由焊盘DQ而传送从多路复用单元170输出的数据至控制器101。
    时钟信号CLK可以经由所述多个缓冲器110中的一个而输出作为内部时钟信号ICLK。
    选通信号RWDQSQ可以经由多个缓冲器110中的任何一个而输出作为选通信号IRWDQSQ,所述选通信号IRWDQSQ与内部时钟信号ICLK被施加了相同的延迟时间。
    选通信号IRWDQSQ可以经由所述多个缓冲器110的一个而输出作为相位分离选通信号RCLK和FCLK。
    命令译码器120可以通过将命令信号CMD译码而产生内部读取命令IREAD。
    数据路径激活单元130可以响应于内部读取命令IREAD和地址信号ADD,而产生选择信号CY以激活存储块140的数据传送路径。
    存储块140可以经由全局数据线GIO而输出与选择信号CY相对应的数据。
    存储块140可以产生通知信号RSTROBE以通知数据已经经由全局数据线GIO发送。
    输出锁存器单元150可以根据读取命令响应于数据输出使能信号OE和OE05,而锁存加载在全局数据线GIO上的数据,以产生输出数据(下文中称为“读取数据RDO和FDO”)。
    多路复用单元170可以响应于相位分离选通信号RCLK和FCLK而选择性地输出读取数据RDO和FDO。
    输出时序调整单元210是域交叉???,可以调整基于内部时钟信号ICLK而接收的 读取命令的时序,以产生数据输出使能信号OE和OE05,数据输出使能信号OE和OE05都基于调整的时序而用于选通信号RWDQSQ。
    输出时序调整单元210可以响应于前导(preamble)信号PR<1:2>、后导(postamble)信号PO<1:2>、内部读取命令IREAD、内部时钟信号ICLK以及选通信号IRWDQSQ而产生数据输出使能信号OE和OE05。
    前导信号PR<1:2>可以定义前导信息,诸如系统所支持的前导脉冲的数目的信息。例如,如果系统所支持的前导脉冲的数目为0至2,则可以利用前导信号PR<1:2>来限定前导脉冲的数目。
    后导信号PO<1:2>可以使用与前导信号PR<1:2>相似的方法来定义后导信息。
    输出时序调整单元210可以包括时序时钟发生器220和命令寄存器230。
    时序时钟发生器220可以响应于内部时钟信号ICLK,基于前导信号PR<1:2>和后导信号PO<1:2>而将内部读取命令IREAD移位,以基于移位的内部读取命令IREAD而产生多个时序时钟RDIN和CMDCLK。
    针对一个命令,时序时钟CMDCLK的脉冲数目等于命令前导脉冲数目+后导脉冲数目+1。例如,如果接收到一个读取命令且存在两个前导脉冲和两个后导脉冲,则时序时钟CMDCLK的脉冲数目为5。
    如果前导脉冲或后导脉冲因接收到前一读取命令或后一读取命令而彼此重叠,则时序时钟CMDCLK的脉冲数目可以被减少所述重叠量。
    命令寄存器230可以基于时序时钟CMDCLK而锁存时序时钟RDIN,并基于选通信号IRWDQSQ而输出锁存的时序时钟RDIN作为数据输出使能信号OE和OE05。
    图4是示出图3的时序时钟发生器220的结构的电路图。
    如图4所示,时序时钟发生器220可以包括环形计数器CNTR221、多个触发器FF222至225、多个多路复用器MUX226和227、以及多个逻辑门OR1和AND1至AND5。
    环形计数器221可以响应于内部时钟信号ICLK,而对内部读取命令IREAD计数以基于所述计数而产生初步时序时钟RDCMD0。
    所述多个触发器222至225可以响应于多个内部逻辑门AND1至AND4的输出信号,而将初步时序时钟RDCMD0移位,以基于移位的初步时序时钟RDCMD0而产生多个初 步时序时钟RDCMD<1:4>。
    所述多个多路复用器226和227可以响应于各个前导信号PR<1:2>而选择性地输出多个初步时序时钟RDCMD<0:2>。
    多路复用器226可以响应于前导信号PR<2>而输出初步时序时钟RDCMD<0>或初步时序时钟RDCMD<1>。
    类似地,多路复用器227可以响应于前导信号PR<1>而输出初步时序时钟RDCMD<0>或初步时序时钟RDCMD<2>作为时序时钟RDIN。
    多个逻辑门AND1至AND4可以响应于后导信号PO<1:2>和前导信号PR<1:2>而向多个触发器222至225提供内部时钟信号ICLK。
    逻辑门OR1和AND5可以分别对多个初步时序时钟RDCMD<0:4>执行“或”运算,对“或”运算的结果和内部时钟信号ICLK执行“与”运算,以产生“与”运算的结果作为时序时钟CMDCLK。
    图5和图6是说明图4的时序时钟发生器220的操作的时序图。
    例如,假设前导脉冲数目和后导脉冲数目可以各为2,前导信号PR1=H,前导信号PR2=H,后导信号PO1=H,且后导信号PO2=H。
    因此,如图5所示,时序时钟发生器220可以响应于具有上述值的前导信号PR<1:2>和后导信号PO<1:2>而激活所述多个初步时序时钟RDCMD<1:4>,以产生具有5个脉冲的时序时钟CMDCLK。
    在另一个实例中,假设前导脉冲数目和后导脉冲数目可以各为1,前导信号PR1=H,前导信号PR2=L,后导信号PO1=H,且后导信号PO2=L。
    因此,如图6所示,时序时钟发生器220可以响应于具有上述值的前导信号PR<1:2>和后导信号PO<1:2>而激活多个初步时序时钟RDCMD<0,2,3>,以产生具有3个脉冲的时序时钟CMDCLK。
    图7是示出图3的命令寄存器230的结构的电路图。
    如图7所示,命令寄存器230可以形成为先入先出(FIFO)寄存器。
    命令寄存器230可以包括多个触发器FF231至233、多个环形计数器CNTR234和238、多个开关235至237、以及多路解复用单元239。
    环形计数器234可以响应于时序时钟CMDCLK而产生计数信号cpin<0:2>。
    多个触发器231至233可以响应于计数信号cpin<0:2>而顺序地锁存时序时钟RDIN。
    环形计数器238可以响应于选通信号IRWDQSQ而产生计数信号cpout<0:2>。
    多个开关235至237可以顺序地输出各个触发器231至233中所锁存的数据作为计数信号cpout<0:2>。
    多路解复用单元239可以响应于选通信号IRWDQSQ而输出多个开关235至237的输出,作为数据输出使能信号OE和OE05。
    图8是说明根据本发明的一个实施例的读取操作的时序图。
    首先,假设顺序地接收读取命令、空操作(No Operation,NOP)、以及读取命令,且前导脉冲数目和后导脉冲数目各为1。
    从读取命令开始的预定延迟时间(tCMD)间隔产生两个内部读取命令IREAD。
    时序时钟CMDCLK响应于内部读取命令IREAD而产生,且时序时钟RDIN基于每个内部读取命令IREAD在1tCK之后产生。
    数据输出使能信号OE响应于在CAS潜伏时间(CL)之后所产生的选通信号RWDQSQ而产生。
    数据响应于数据输出使能信号OE而经由焊盘DQ输出。
    根据上述方法,数据输出使能信号OE可以产生作为选通信号RWDQSQ的域,且在选通信号RWDQSQ和时钟信号CLK中的因tDQSS和功率噪声所致的时序误差可以可被补偿。
    图9是说明根据本发明的一个实施例的数据处理系统3的结构的框图。
    如图9所示,根据本发明的一个实施例的数据处理系统3可以包括控制器101和半导体存储电路301。
    控制器101可以向半导体存储电路301提供地址信号ADD、命令信号CMD、时钟信号CLK和选通信号RWDQSQ。
    控制器101可以在接收到读取或写入命令时,向半导体存储电路301提供选通信号 RWDQSQ。
    当执行写入运算时,可以使用选通信号RWDQSQ作为在半导体存储电路301读取控制器101所提供的数据时的信号。
    当执行读取运算时,可以使用选通信号RWDQSQ作为在半导体存储电路301输出数据时的信号。
    控制器101可以包括CPU或GPU。
    半导体存储电路301可以响应于从外部诸如控制器101提供的选通信号RWDQSQ而执行写入运算。
    当执行写入运算时,半导体存储电路301可以基于选通信号RWDQSQ而调整数据的写入时序。
    半导体存储电路301可以包括多个缓冲器111、命令译码器120、数据路径激活单元302、存储块140、输入锁存器单元350、锁存器340、以及输入时序调整单元310。
    所述多个缓冲器111可以接收地址信号ADD、命令信号CMD、时钟信号CLK以及选通信号RWDQSQ,并可经由焊盘DQ接收数据。
    时钟信号CLK可以经由所述多个缓冲器111中的任一个而输出作为内部时钟信号ICLK。
    选通信号RWDQSQ可以经由所述多个缓冲器中的任何一个而被输出作为选通信号IRWDQSQ,选通信号IRWDQSQ与内部时钟信号ICLK被施加了相同的延迟时间。
    选通信号IRWDQSQ可以经由所述多个缓冲器111中的任何一个而被输出作为相位分离选通信号DQSRP和DQSFP。
    命令译码器120可以通过将命令信号CMD译码而产生内部写入命令IWRITE。
    数据路径激活单元302响应于内部写入命令IWRITE和地址信号ADD,产生选择信号CY以激活存储块140的数据传送路径。
    数据路径激活单元302可以输出通知信号DINSTROBE,所述通知信号DINSTROBE通知根据写入操作的数据输入。
    存储块140可以将经由全局数据线GIO接收的数据写入到与选择信号CY相对应的 区域中。
    锁存器340可以响应于相位分离选通信号DQSRP和DQSFP而锁存经由焊盘DQ接收的数据DINR和DINF。
    输入锁存器单元350可以响应于通知信号DINSTROBE和数据写入使能信号WE和WE05而锁存锁存器340中所锁存的数据DINR和DINF,并经由全局数据线GIO而将锁存的数据输入至存储块140中。
    输入时序调整单元310是域交叉???,可以调整基于内部时钟信号ICLK而接收的写入命令的时序,并产生数据写入使能信号WE和WE05,所述写入使能信号WE和WE05基于调整的时序都用于选通信号RWDQSQ。
    输入时序调整单元310可以响应于前导信号PR<1:2>、后导信号PO<1:2>、内部写入命令信号IWRITE、内部时钟信号ICLK以及选通信号IRWDQSQ而产生数据写入使能信号WE和WE05。
    前导信号PR<1:2>可以定义前导信息,诸如关于系统所支持的前导脉冲数目的信息。例如,如果系统所支持的前导脉冲数目为0至2,则利用前导信号PR<1:2>来限定前导脉冲数目。
    后导信号PO<1:2>可以使用与前导信号PR<1:2>中使用的方法相同的方法来定义后导信息。
    输入时序调整单元310可以包括时序时钟发生器320和命令寄存器330。
    时序时钟发生器320响应于内部时钟信号ICLK,基于前导信号PR<1:2>和后导信号PO<1:2>而将内部写入命令IWRITE移位,以基于移位的内部写入命令IWRITE而产生多个时序时钟WTIN和CMDCLK。
    针对一个脉冲,时序时钟CMDCLK的脉冲数目等于命令的前导脉冲数目+后导脉冲数目+1。例如,如果接收到读取命令,且存在两个前导脉冲和两个后导脉冲,则时序时钟CMDCLK的脉冲数目为5。
    如果前导脉冲或后导脉冲因接收到前一读取命令或后一读取命令而彼此重叠,则时序时钟CMDCLK的脉冲数目可以被减少所述重叠量。
    时序时钟发生器320可以被配置成与图4的时序时钟发生器220相同。
    命令寄存器330可以基于时序时钟CMDCLK而锁存时序时钟WTIN,并基于选通信号IRWDQSQ而输出锁存的时序时钟WTIN作为数据写入使能信号WE和WE05。
    命令寄存器330可以被配置成与图7的命令寄存器230相同。
    根据上述方法,可产生数据写入使能信号WE作为选通信号RWDQSQ的域,且在选通信号RWDQSQ和时钟信号CLK中的因tDQSS和功率噪声所致的时序误差可以被补偿。
    根据本发明的实施例,可通过利用控制器所提供的选通信号,来高速稳定地读取和写入数据。
    虽然上面已经说明了某些实施例,但是本领域技术人员将会理解,描述的实施例仅仅是示例性的。因此,本文所描述的半导体存储电路和使用半导体存储电路的数据处理系统不应基于所描述的实施例而受限制。而是,本文所描述的半导体存储电路和使用半导体存储电路的数据处理系统仅仅根据结合以上描述和附图的所附权利要求来受限制。

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